[发明专利]半导体器件及其制造方法在审

申请号：	202010328233.X	申请日：	2020-04-23
公开（公告）号：	CN111834226A	公开（公告）日：	2020-10-27
发明（设计）人：	蔡俊雄;郑雅云;柯志欣;万幸仁	申请（专利权）人：	台湾积体电路制造股份有限公司
主分类号：	H01L21/336	分类号：	H01L21/336;H01L29/10;H01L29/78
代理公司：	北京德恒律治知识产权代理有限公司 11409	代理人：	章社杲;李伟
地址：	中国台***	国省代码：	台湾;71
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摘要：
搜索关键词：	半导体器件及其制造方法
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【说明书】：

一种包括FET的半导体器件，包括：隔离绝缘层，设置在衬底的沟槽中；栅极介电层，设置在衬底的沟道区域上方；栅电极，设置在栅极介电层上方；源极和漏极，设置为邻近沟道区域；以及嵌入式绝缘层，设置在源极、漏极和栅电极下方，并且嵌入式绝缘层的两端连接至隔离绝缘层。本发明的实施例还涉及制造半导体器件的方法。

技术领域

本发明的实施例涉及半导体器件及其制造方法。

背景技术

为了减小半导体器件的功耗，减小寄生电容是关键技术之一。现有的平面互补金属氧化物半导体场效应晶体管(CMOS FET)具有扩散的源极/漏极(S/D)，扩散的源极/漏极在S/D区域和衬底之间引起寄生电容。

发明内容

本发明的一些实施例提供了一种制造半导体器件的方法，所述半导体器件包括场效应晶体管(FET)，所述方法包括：在衬底中形成牺牲区域；在所述衬底中形成沟槽，所述牺牲区域的部分暴露于所述沟槽中；通过至少部分地蚀刻所述牺牲区域形成空间；通过利用绝缘材料填充所述沟槽形成隔离绝缘层，并且利用绝缘材料填充空间形成嵌入式绝缘层；以及形成栅极结构和源极/漏极区域，其中，所述嵌入式绝缘层位于所述栅极结构的一部分下方。

本发明的另一些实施例提供了一种包括FET的半导体器件，包括：隔离绝缘层，设置在所述衬底的沟槽中；栅极介电层，设置在所述衬底的沟道区域上方；栅电极，设置在所述栅极介电层上方；源极和漏极，设置为邻近所述沟道区域；以及嵌入式绝缘层，设置在所述栅电极下方，并在沿所述栅电极中心切割的截面中在源极至漏极方向上与所述隔离绝缘层分隔开。

本发明的又一些实施例提供了一种包括FET的半导体器件，包括：隔离绝缘层，设置在衬底的沟槽中；栅极介电层，设置在所述衬底的沟道区域上方；栅电极，设置在所述栅极介电层上方；源极和漏极，设置为邻近所述沟道区域；以及嵌入式绝缘层，设置在所述源极、所述漏极和所述栅电极下方，并且所述嵌入式绝缘层在所述源极至所述漏极方向上的两端连接至所述隔离绝缘层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A示出了根据本发明的实施例的半导体器件的平面图，并且图1B、图1C、图1D和图1E示出了根据本发明的实施例的半导体器件的截面图。

图2A、图2B和图2C示出了根据本发明的实施例的半导体器件的截面图。

图3示出了根据本发明的实施例的半导体器件的制造操作的各个阶段中的一个的截面图。

图4示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。

图5示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。

图6示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。

图7示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。

图8示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。

图9示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。

图10示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。