[发明专利]一种基于FPGA的可扩展的多端口DDR3控制器

权利要求书

1.一种基于FPGA的可扩展的多端口DDR3控制器，其特征在于：包括仲裁模块、读写空间大小管理模块、DDR3 IP核控制模块和FIFO接口控制模块，所述仲裁模块、读写空间大小管理模块、DDR3 IP核控制模块和FIFO接口控制模块依次电连接；

所述仲裁模块用于根据读写空间大小管理模块提供的读写剩余可用地址空间大小、各端口所对应的FIFO容量阈值和各端口按实际需求排列的优先级信息来综合仲裁管理各端口的读写请求；

所述读写空间大小管理模块用于管理每个端口读写过程，根据全局配置的单次读写大小和各端口地址空间大小总量，对每个端口每次的读写流程进行地址统计和管理后，计算更新每一次读写后当前的读写剩余可用地址空间大小；

所述DDR3 IP核控制模块用于控制IP核的Burst读写时序过程，所述FIFO接口控制模块用于控制各端口的FIFO读写时序过程。

2.根据权利要求1所述的一种基于FPGA的可扩展的多端口DDR3控制器，其特征在于：还包括信号接口逻辑控制模块，所述信号接口逻辑控制模块用于根据端口扩展需求配置端口数量，所述DDR3 IP核控制模块和FIFO接口控制模块还用于发送和接收信号接口逻辑控制模块数据。

3.根据权利要求1所述的一种基于FPGA的可扩展的多端口DDR3控制器，其特征在于：所述仲裁模块根据设计需求排列各通道的读写优先级，然后读取读写空间大小管理模块计算反馈上来的各端口所对应的读写剩余可用地址空间大小；对于写入数据，判断若该剩余可用写地址空间大小大于等于全局配置的单次读写大小且写入数据流侧FIFO可读预空标志为0，则对应端口此次的写数据请求仲裁通过；对于读出数据，判断若该剩余可用读地址空间大小大于等于全局配置的单次读写大小且读出数据流侧FIFO可写预满标志0，则对应端口此次的读数据请求仲裁通过。

4.根据权利要求3所述的一种基于FPGA的可扩展的多端口DDR3控制器，其特征在于：所述读写空间大小管理模块，对写数据请求仲裁通过的端口，在写数据的过程中累加统计写数据量，当写数据量达到该端口所配置地址空间大小总量时，累加统计的写数据量清零并将写溢出标志位取反；对读数据请求仲裁通过的端口，在读数据的过程中累加统计读数据量，当读数据量达到该端口所配置地址空间大小总量时，累加统计的读数据量清零并将读溢出标志位取反。

5.根据权利要求4所述的一种基于FPGA的可扩展的多端口DDR3控制器，其特征在于：同一个端口的写溢出标志位与读溢出标志位包括四种逻辑关系：写溢出标志位逻辑0与读溢出标志位逻辑0、写溢出标志位逻辑0与读溢出标志位逻辑1、写溢出标志位逻辑1与读溢出标志位逻辑0、写溢出标志位逻辑1与读溢出标志位逻辑1，所述读写空间大小管理模块针对以上四种逻辑关系分别计算得到端口读写剩余可用地址空间大小。

6.根据权利要求1所述的一种基于FPGA的可扩展的多端口DDR3控制器，其特征在于：所述FIFO接口控制模块的FIFO信号接口中用户写入的数据信号为：

端口N数据写请求fifochN_wrreq_ddr3；

端口N写数据fifochN_data_ddr3；

端口N写预满标志fifochN_prog_full_ddr3；

其中N是指通道号。

7.根据权利要求6所述的一种基于FPGA的可扩展的多端口DDR3控制器，其特征在于：所述FIFO接口控制模块的FIFO信号接口中用户读出的数据信号为：

端口N数据读请求fifochN_rdreq_ddr3；

端口N读数据fifochN_q_ddr3；

端口N读预空标志fifochN_prog_empty_ddr3；

其中N是指通道号。