[发明专利]时域A/D转换器组

权利要求书

1.一种时域A/D转换器组，其包括多个A/D转换模块，其特征在于，

所述多个A/D转换模块中的每个A/D转换模块包括：

延迟锁定环电路，该延迟锁定环电路将向整个集成电路提供时钟的主时钟作为输入，对所述主时钟的周期进行分频，并输出高速且不同时序的多相时钟；

逻辑电路，该逻辑电路根据所述多相时钟来合成与格雷码对应的多个时钟；和

多个A/D转换器，所述多个A/D转换器在空间上彼此相邻，

所述多个A/D转换器中的每个A/D转换器包括：

比较器，该比较器将输入信号和随时间单调变化的参考电压进行比较来生成比较输出信号；和

内部A/D转换器，

所述内部A/D转换器包括：

多个锁存器，所述多个锁存器根据由所述比较输出信号提供的时序来保持所述多个时钟的逻辑状态；和

计数器，该计数器对所述多个时钟中的其中一个时钟进行计数，并根据所述比较器的输出来停止计数，

所述延迟锁定环电路和所述逻辑电路分散布置在所述整个集成电路中，将所述多个时钟提供给属于同一所述A/D转换模块的所述多个A/D转换器。

2.一种时域A/D转换器组，其特征在于，所述时域A/D转换器组包括多个A/D转换模块，每个所述A/D转换模块包括：

延迟锁定环电路，该延迟锁定环电路将向整个集成电路提供时钟的主时钟作为输入，对所述主时钟的周期进行分频，并输出具有不同时序的多相时钟；

逻辑电路，该逻辑电路根据所述多相时钟来合成与格雷码对应的多个时钟；

多个比较器，所述多个比较器将输入信号和参考电压进行比较来生成比较输出信号；

多个内部A/D转换器，所述多个内部A/D转换器根据来自所述多个比较器的比较输出信号来得到A/D转换值；和

选通电路，该选通电路根据选通控制信号对所述多个时钟进行选通，

所述多个内部A/D转换器中的每一个所述内部A/D转换器均包括：

多个锁存器，所述多个锁存器根据由所述比较输出信号提供的时序来保持所述多个时钟的逻辑状态；

计数器，该计数器对所述多个时钟中的其中一个时钟进行计数，并根据所述比较器的输出来停止计数；

所述多个时钟，用于进行A/D转换，

其中，当所述输入信号的电平小时对与LSB相对应的时钟进行选通，并且随着所述输入信号电平的增加而使目标比特依次向MSB侧升高。

3.一种时域A/D转换器组，其特征在于，所述时域A/D转换器组包括多个A/D转换模块，每个所述A/D转换模块包括：

延迟锁定环电路，该延迟锁定环电路将向整个集成电路提供时钟的主时钟作为输入，对所述主时钟的周期进行分频，并输出具有不同时序的多相时钟；

逻辑电路，该逻辑电路根据所述多相时钟来合成与格雷码对应的多个时钟；

多个比较器，所述多个比较器对输入信号和参考电压进行比较来生成比较输出信号；

多个内部A/D转换器，所述多个内部A/D转换器根据来自所述多个比较器的比较输出信号来得到A/D转换值；和

选通电路，该选通电路根据选通控制信号对所述多个时钟进行选通，

所述多个内部A/D转换器中的每一个所述内部A/D转换器均包括：

多个锁存器，所述多个锁存器根据由所述比较输出信号提供的时序来保持所述多个时钟的逻辑状态；

计数器，该计数器对所述多个时钟中的其中一个时钟进行计数，并根据所述比较器的输出来停止计数；

所述多个时钟，用于进行A/D转换，

其中，当从A/D转换开始算起的时钟数达到预定次数时产生所述选通控制信号。