[发明专利]一种采用混合结构的数字脉冲宽度调制模块

权利要求书

1.一种采用混合结构的数字脉冲宽度调制模块，其特征包括：利用基本的计数-比较结构和延迟链实现较低分辨率的Core DPWM模块，再通过Sigma-Delta调制器的噪声整形技术进行分辨率扩展，所有的时序逻辑使用同一个时钟源clk。

2.根据权利要求1所述的Sigma-Delta调制器，其特征在于：输入信号的位数大于输出信号的位数，内部通过一阶Sigma-Delta调制或高阶Sigma-Delta调制对量化噪声进行抑制。

3.根据权利要求1所述的Core DPWM模块，其特征在于：内部包含了延迟链，计数-比较模块和RS触发器，使用纯硬件的方式实现了DPWM结构。

4.根据权利要求3所述的计数-比较模块，其特征在于：包含了计数器和比较器，当计数器的值为0时，输出所述RS触发器的置位信号，当计数器的值与比较器的另一个输入信号相等时，输出延迟链需要的输入信号。

5.根据权利要求3所述的延迟链，其特征在于：由可调节延迟单元、多路选择器和校准模块组成，可调节延迟单元采用多级串联的连接方式，所有可调节延迟单元的输出端与多路选择器的输入端连接，多路选择器根据控制信号选通一路进行输出，生成特定延迟要求的RS触发器的复位信号。

6.根据权利要求5所述的可调节延迟单元，其特征在于：可以使用标准单元库的延迟器件、时钟缓冲器和多路选择器实现，但不仅限于以上标准单元；将标准单元串联，每个器件的输出端与多路选择器的输入端连接，校准信号通过选通多路选择器的通路控制可调节延迟单元的实际延迟。

7.根据权利要求5所述的校准模块，其特征在于：通过数字鉴相结构检测输入信号的跳变沿来完成延迟时间的识别，当延迟时间小于一个时钟周期时，其内部的校准状态机进入下一状态，增大延迟；当延迟时间略大于一个时钟周期时，其内部的校准状态机保持不变。