[发明专利]半导体超结器件的制造方法

说明书

本发明属于半导体超结器件技术领域，具体公开了一种半导体超结器件的制造方法，包括：先通过外延工艺形成p型柱，然后再自对准的形成栅极。本发明的半导体超结器件的制造方法，形成栅极和p型柱时只需要进行一次光刻工艺，可以极大的降低半导体超结器件的制造成本，并降低半导体超结器件的制造风险。

技术领域

本发明属于半导体超结器件技术领域，特别是涉及一种半导体超结器件的制造方法。

背景技术

半导体超结器件基于电荷平衡技术，可以降低导通电阻和寄生电容，使得半导体超结器件具有极快的开关特性，可以降低开关损耗，实现更高的功率转换效率。现有技术的半导体超结器件的主要制造工艺包括：首先，如图1所示，在n型外延层10上形成硬掩膜层11，然后进行光刻和刻蚀，在硬掩膜层11中形成开口并在n型外延层10内形成沟槽12；接下来，如图2所示，通过外延工艺在所形成的沟槽内形成p型柱13，并进行平坦化处理，之后，如图3所示，再通过一次光刻工艺和刻蚀工艺形成栅介质层14和栅极15，最后在n型外延层10内形成p型体区16和位于p型体区16内的n型源区17。现有技术中，不论是平面型还是沟槽型的半导体超结器件，在形成p型柱时需要进行一次光刻工艺，然后在形成栅极时，还需要再进行一次光刻工艺，由于光刻工艺的成本昂贵，而且存在对准偏差的风险，导致半导体超结器件的制造成本和制造风险较高。

发明内容

有鉴于此，本发明的目的是提供一种半导体超结器件的制造方法，以降低半导体超结器件的制造成本并降低半导体超结器件的制造风险。

为达到本发明的上述目的，本发明提供了一种半导体超结器件的制造方法，包括：

步骤一：在n型外延层上形成硬掩膜层，通过光刻工艺定义p型柱的位置，然后刻蚀所述硬掩膜层，在所述硬掩膜层内形成至少一个开口，所述开口与所述p型柱的位置对应；

步骤二：以所述硬掩膜层为掩膜刻蚀所述n型外延层，在所述n型外延层内形成第一沟槽，所述第一沟槽的宽度大于对应所述开口的宽度，所述第一沟槽包括位于对应所述开口下方的p型柱区域和位于所述p型柱区域两侧的栅极区域；

步骤三：在所述第一沟槽的栅极区域内形成牺牲介质层；

步骤四：以所述硬掩膜层和所述牺牲介质层为掩膜，对所述n型外延层进行刻蚀，在所述n型外延层内形成第二沟槽，所述第二沟槽位于对应所述p型柱区域的下方；

步骤五：在所述p型柱区域和所述第二沟槽内形成p型柱，所述p型柱与所述n型外延层之间形成pn结结构；

步骤六：去除掉所述硬掩膜层和所述牺牲介质层，在所述第一沟槽的栅极区域内形成栅介质层和栅极。

可选的，所述半导体超结器件的制造方法还包括：

步骤七：在所述n型外延层内形成p型体区；

步骤八：在所述p型体区内形成n型源区。

可选的，所述硬掩膜层为氧化硅层-氮化硅层-氧化硅层的叠层。

可选的，所述步骤二中，在刻蚀形成所述第一沟槽时，采用各向异性刻蚀和各向同性刻蚀相结合的刻蚀方法。

可选的，所述牺牲介质层的材料为氧化硅。

可选的，所述第二沟槽的宽度大于对应所述p型柱区域的宽度。

可选的，所述步骤四中，在刻蚀形成所述第二沟槽时，采用各向异性刻蚀和各向同性刻蚀相结合的刻蚀方法。

可选的，所述步骤五中，在形成p型柱之前，进行一次p型离子注入，以在所述第二沟槽下方或者所述第二沟槽下方及两侧的所述n型外延层内形成p型补偿区。

可选的，所述p型柱的材料为p型多晶硅。