[发明专利]一种实现封装超大TVS芯片面积的3D封装结构及方法

权利要求书

1.一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：至少二个以上的TVS芯片采用RDL布线和导电柱叠片封装，形成各TVS芯片间并联，其中，

TVS芯片一通过共晶方式与载体框架一粘接在一起，TVS芯片一作为最底层芯片，TVS芯片一正面电极通过RDL布线一和一层导电柱一与框架二形成导电连接，同时，通过RDL布线一和与载体框架一连通的一层导电柱二连接，为下一层TVS芯片叠片封装的电路连接做准备；

TVS芯片二背面电极通过二层导电胶与RDL布线一粘接，经RDL布线一和一层导电柱一引到框架二上形成导电连接；TVS芯片二正面电极通过RDL布线二和二层导电柱一、RDL布线一和一层导电柱二导电连接，将TVS芯片二的正面电极引到载体框架一上形成另一个导电通道，达到TVS芯片一和TVS芯片二并联。

2.根据权利要求1所述的一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：当叠加的TVS芯片数为三个以时，叠加的第奇数个TVS芯片的衬底类型与最底层TVS芯片一的衬底类型相同，且背面电极经过RDL布线和导电柱与载体框架61导电连接，并不与框架二导通；第奇数个TVS芯片的正面电极通过另一RDL布线和同层导电柱与框架二62导电连接。

3.根据权利要求1或2所述的一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：当二片TVS芯片叠片封装时，厚度不大于0.55mm；当三片TVS芯片叠片封装时，厚度不大于0.75mm；当四片TVS芯片叠片封装时，厚度不大于1mm。

4.根据权利要求1或2所述的一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：各层导电柱为芯片的通孔内镀铜形成的镀铜通孔。

5.根据权利要求1或2所述的一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：当叠加的TVS芯片数为三个以时，叠加的第偶数个TVS芯片的背面电极经过连接底面相邻的第奇数个TVS芯片正面电极的RDL布线和该第奇数层导电柱与框架二导电连接，并不与载体框架61导电连接；同时，第偶数个TVS芯片的正面电极通过另一RDL布线和同层的导电柱与载体框架导电连接。

6.根据权利要求1或2所述的一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：当三个TVS芯片叠片封装时，在TVS芯片一和TVS芯片二并联基础上，再叠片并联TVS芯片三，TVS芯片三的衬底类型与TVS芯片一的衬底类型相同，将TVS芯片三背面电极通过三层导电胶与RDL布线二粘接，使TVS芯片三的背面电极通过三层导电胶、RDL布线二、第二层导电柱一、RDL布线一、一层导电柱二引到载体框架上，形成导电连接；在TVS芯片三正面电极上植球，再通过RDL布线三和三层导电通柱一与之前形成的RDL布线一、二、二层导电柱二和一层导电柱一与框架二导电连接，使TVS芯片一、二、三并联。

7.根据权利要求6所述的一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：当四个TVS芯片叠片封装时,TVS芯片四背面电极通过四层导电胶粘接在RDL布线三上表面，TVS芯片四背面电极通过RDL布线三、第三层导电柱一、与之前形成的RDL布线一、二、二层导电柱二和一层导电柱一与框架二导电连接，将TVS芯片四背面电极引到框架二上；在TVS芯片四正面电极上植球，再通过RDL布线四、四层导电柱一、RDL布线一、二、三、三层导电柱二、二层导电柱一和一层导电柱二与载体框架一导电连接。