[发明专利]一种层次化数字电路可靠性验证方法

说明书

本发明涉及电路可靠性验证领域，提供一种层次化数字电路可靠性验证方法，包括：在BSIM 3v3模型中，由mosfet晶体管受HCI、NBTI和TDDB效应影响的阈值电压漂移△V_th的计算公式，形成能够评估mosfet晶体管性能变化情况的新BSIM 3v3模型；再利用SPICE仿真器调用新BSIM 3v3模型对只含有一个mosfet晶体管的电路进行仿真，从而产生退化的mosfet晶体管模型文件；在退化的mosfet晶体管模型文件的基础上经由单元库表征工具提取出退化的数字单元库；最后基于退化的数字单元库对数字电路进行分析，实现对大规模数字电路性能退化的预测。本发明能够节省大规模数字电路可靠性验证的时间。

技术领域

本发明涉及电路可靠性验证领域，尤其涉及一种层次化数字电路可靠性验证方法。

背景技术

集成电路的发展一方面是朝着更大规模的集成度发展，不断地提高集成电路和系统的性能价格比，这使得器件和电路的性能得到提高，单位电路的生产成本下降，提高系统性能价格比最有效地途径就是不断缩小特征尺寸，提高集成度。另一方面，集成电路的可靠性随着航空、航天技术的应用以及军用、民用等复杂电子装备向微型化、高集成化、多功能化方向迅猛的发展，在某些领域人们对超大规模集成电路(Very Large ScaleIntegration VLSI)的质量和可靠性提出了更加苛刻的要求，电路可靠性的重要性有时甚至超过了其性能和功能，从而高性能和高可靠性是其发展的两个制高点。

深亚微米下的CMOS电路可靠性是由晶体管的微观失效机制决定的，对电路可靠性的评估需在微观失效机制建模的基础上进行。影响芯片长期工作可靠性的微观失效因素主要包含热载流子注入效应(HCI)、负偏压温度不稳定效应(NBTI)、栅氧化层经时击穿(TDDB)等因素。HCI、NBTI和TDDB的影响因子主要是陷阱电荷和界面态电荷的累积，使得栅氧化层的性能变差，引起阈值电压的漂移，从而导致器件性能的退化。

目前，以可靠性为中心的验证主要集中在热载流子注入效应(HCI)和负偏压温度不稳定效应(NBTI)器件级可靠性验证，故而以可靠性为中心的验证设计方法体系有待进一步完善。而且对于规模庞大的数字电路，由于晶体管数目较多，若直接进行晶体管级退化特性仿真，将导致计算量剧增，现实较困难。因此，紧密结合数字电路特点，开展多层级电路退化特性分析验证并设计相应的高效算法是可靠性验证设计工程应用急需解决的问题。

发明内容

本发明主要解决现有技术直接进行晶体管级退化特性仿真，将导致计算量剧增，现实较困难等技术问题，提出一种层次化数字电路可靠性验证方法，以达到节省大规模数字电路可靠性验证的时间，提高验证效率。

本发明提供了一种层次化数字电路可靠性验证方法，包括以下过程：

步骤100，在BSIM 3v3模型中，利用HCI效应、NBTI效应和TDDB效应引起的mosfet晶体管阈值电压漂移的计算公式，得到mosfet晶体管受HCI、NBTI和TDDB效应影响的阈值电压漂移ΔV_th的计算公式，进而形成能够评估mosfet晶体管性能变化情况的新BSIM 3v3模型；其中mosfet晶体管受HCI、NBTI和TDDB效应影响的阈值电压漂移ΔV_th的计算公式如下：

考虑到HCI、NBTI和TDDB效应作用的mosfet晶体管退化的阈值电压V′_th的计算公式为：

V′_th＝V_th-ΔV_th