[发明专利]集成电路仿真中数据处理的方法、模块、存储介质及系统

说明书

本发明公开了集成电路仿真中数据处理的方法、模块、存储介质及系统；针对逻辑单元模块，以输入数据为索引，检索一个存储有计算结果的缓存表，通过内部寄存器检索到输入输出缓存表入口；若缓存表有对应所述输入数据的结果则直接提取表中的缓存结果作为模块的输出；所述缓存表里如果没有对应的结果则启动仿真程序进行运算获得结果并输出，并且将结果更新到所述缓存表中。通过以重用之前缓存的计算结果来提高仿真计算速度的方法以提高仿真计算速度；解决现有的针对大规模集成电路的软件逻辑仿真中，逻辑运算的方式制约了逻辑运算速度的问题。

技术领域

本发明属于集成电路仿真领域，具体涉及集成电路仿真中对仿真模块输入数据处理进行加速的方法及模块、存储介质、系统。

背景技术

数字集成电路是用硬件电路来实现特定的逻辑功能。数字集成电路设计在流片之前需要做逻辑功能的仿真验证以保证送交流片设计的正确性和完整性。数字集成电路的逻辑功能验证往往需要软件在高性能服务器上进行仿真。仿真过程是首先将硬件逻辑编程语言所描述的逻辑功能等价转换为特定的软件程序，然后给仿真程序输入不同的数据并对其仿真输出做比较验证。

现有技术之一：

现场可编程逻辑阵列（FPGA）将逻辑表达式编译成真值表形式，逻辑运算时采用查表的方法由输入得到输出，完成运算。FPGA属于硬件仿真运算，其所使用的技术并不能帮助目前的软件仿真提升效率。其次，硬件仿真有着功耗大价格昂贵，配置复杂等问题。最后，FPGA虽然使用查真值表的方式来完成逻辑运算，但这是其工作的基本原理，而非优化。换句话来说，就是所有的逻辑运算都是通过查表方式实现的，直接导致的问题就是真值表消耗大量的芯片内存，使得可仿真的逻辑规模有限。

现有技术之二：

针对大规模集成电路的软件逻辑仿真，软件程序直接将数字逻辑模块翻译成逻辑等价的程序代码加以执行运算出结果。此种技术的问题在于速度难以提高。在编译优化之后，逻辑运算速度取决于处理器的处理速度的制约。

发明内容

本发明提供了集成电路仿真中数据处理的方法、模块、存储介质及系统，解决了现有的针对大规模集成电路的软件逻辑仿真中，逻辑运算的方式制约了逻辑运算速度的问题。

本发明所采用的技术方案为：

集成电路仿真中数据处理的方法，针对逻辑单元模块，以输入数据为索引，检索一个存储有计算结果的缓存表，通过内部寄存器检索到输入输出缓存表入口；若缓存表有对应所述输入数据的结果则直接提取表中的缓存结果作为模块的输出；所述缓存表里如果没有对应的结果则启动仿真程序进行运算获得结果并输出，并且将结果更新到所述缓存表中。通过以重用之前缓存的计算结果来提高仿真计算速度的方法以提高仿真计算速度；本方法原理是针对数字集成电路设计中的逻辑单元模块，以模块内部寄存器当前值及输入为索引，检索一个计算结果缓存表；这个缓存表保留了近期被读取过的计算结果，如果缓存表里没有对应的结果则启动仿真程序进行运算获得结果并且更新到缓存表中，否则可以直接提取表中的缓存结果作为模块的输出，不需重新进行计算，这与传统的全部结果从真值表中进行查询，或者全部进行计算的方法相比，既可避免消耗大量芯片内存，又可以避免一些常用或近期相同输入数据的重复运算，由此大大提高仿真速度，解决现有的针对大规模集成电路的软件逻辑仿真中，逻辑运算的方式制约了逻辑运算速度的问题。

进一步的，所述缓存表是以输入数据为索引的二维表，每一个结果对应一个索引以及该索引最后一次输入的时间计数值。通过记录每个结果被读取的时间计算值，方便判断其结果是否近期被读取过。

进一步的，当检索到缓存表有对应所述输入数据的结果时，也将读取当前时钟计数，并更新输入数据所对应的时钟计数值为最新的时钟计数值。通过当数据被读取的时候读取当前时钟计数，记录输入数据对应结果的最近一次读取时间。