[发明专利]存储元件

说明书

本发明公开了一种存储元件，包括：衬底、叠层结构、第一组垂直通道结构、第二组垂直通道结构以及第一狭缝。叠层结构配置在衬底上。第一组垂直通道结构与第二组垂直通道结构沿着Y方向排列，且贯穿叠层结构以与衬底接触。第一狭缝配置在第一组垂直通道结构与第二组垂直通道结构之间，且贯穿叠层结构以暴露出衬底。第一狭缝包括多个第一子狭缝，其沿着X方向离散配置。

技术领域

本发明是有关于一种存储元件。

背景技术

随着科技日新月异，电子元件的进步增加了对更大存储能力的需要。为了满足高存储密度(high storage density)的需求，存储器元件尺寸变得更小而且集成度更高。因此，存储器元件的型态已从平面型栅极(planar gate)结构的二维存储器元件(2D memorydevice)发展到具有垂直通道(vertical channel，VC)结构的三维存储器元件(3D memorydevice)。

然而，随着复合膜叠层(composite film stack)的叠层层数增加，具有高高宽比(high aspect ratio)的复合膜叠层的弯曲现象也变得越来越严重。严重的弯曲现象甚至会导致位线与顶部字线之间的短路，进而影响存储元件的运作。因此，如何发展出一种高集成度的存储元件及其制造方法，以减少复合膜叠层的弯曲现象将成为未来重要的一门课题。

发明内容

本发明提供一种存储元件及其制造方法，其将两组垂直通道结构之间的狭缝分成多个子狭缝，以强化存储元件的机械强度，进而减少存储元件的叠层结构的弯曲现象。

本发明提供一种存储元件，包括：衬底、叠层结构、第一组垂直通道结构、第二组垂直通道结构以及第一狭缝。叠层结构配置在衬底上。第一组垂直通道结构与第二组垂直通道结构沿着Y方向排列，且贯穿叠层结构以与衬底接触。第一狭缝配置在第一组垂直通道结构与第二组垂直通道结构之间，且贯穿叠层结构以暴露出衬底。第一狭缝包括多个第一子狭缝，其沿着X方向离散配置。

在本发明的一实施例中，上述的衬底包括阵列区与阶梯区，第一组垂直通道结构与第二组垂直通道结构配置在阵列区的衬底上。

在本发明的一实施例中，上述的存储元件，更包括第一串选择线切割位于离散的多个第一子狭缝之间。

在本发明的一实施例中，上述的第一串选择线切割至少延伸超过阶梯区中的第一行接触窗。

在本发明的一实施例中，上述的叠层结构包括沿着Z方向交替叠层的多个导体层与多个介电层，最顶层的导体层为串选择线(SSL)以控制第一组垂直通道结构与第二组垂直通道结构开关。

在本发明的一实施例中，上述的存储元件，更包括：第二串选择线切割，内埋在串选择线中，且沿着X方向延伸以将第一组垂直通道结构分成两个第一群组；以及第三串选择线切割，内埋在串选择线中，且沿着X方向延伸以将第二组垂直通道结构分成两个第二群组。

在本发明的一实施例中，上述的存储元件，更包括两个第二狭缝分别配置在第一组垂直通道结构的第一侧与第二组垂直通道结构的相对于第一侧的第二侧，且贯穿叠层结构以暴露出衬底，其中两个第二狭缝分别沿着X方向自阵列区连续延伸至阶梯区中。

在本发明的一实施例中，上述的两个第二狭缝中的一者的长度大于多个第一子狭缝的长度总合。

在本发明的一实施例中，上述的多个第一子狭缝的长度总合与两个第二狭缝中的一者的长度的比介于0.35至0.9之间。