[发明专利]基于复合介质栅双晶体管光敏探测器的积分泄放电路

权利要求书

1.基于复合介质栅双晶体管光敏探测器的积分泄放电路，所述复合介质栅双晶体管光敏探测器的MOS-C部分包括在P型半导体衬底上方依次叠设的第一层介质层、电荷耦合层、第一顶层介质层和第一控制栅极；所述复合介质栅双晶体管光敏探测器的MOSFET部分包括N型源极区、N型漏极区以及在所述P型半导体衬底上方依次叠设的第二层介质层、所述电荷耦合层、第二顶层介质层和第二控制栅极，其特征在于，所述积分泄放电路包括依次相连的积分电路、脉冲产生电路和泄放电路，积分电路的输入端连接所述N型源极区；所述积分电路对输入信号电荷做线性或非线性积分，当所述积分电路中存储的电荷超过某固定阈值后，通过所述脉冲产生电路生成同步或异步的脉冲信号，并利用所述泄放电路将所述积分电路中的电荷泄放至某固定值。

2.根据权利要求1所述的基于复合介质栅双晶体管光敏探测器的积分泄放电路，其特征在于，多个所述复合介质栅双晶体管光敏探测器构成阵列时，阵列中每列的源线作为所述积分电路的输入信号。

3.根据权利要求1所述的基于复合介质栅双晶体管光敏探测器的积分泄放电路，其特征在于，所述积分泄放电路还包括预处理电路，预处理电路与积分电路相连；所述预处理电路的输入端连接N型源极区。

4.根据权利要求3所述的基于复合介质栅双晶体管光敏探测器的积分泄放电路，其特征在于，所述积分泄放电路的具体结构为：预处理输入信号I₁与晶体管M1的漏端和栅端、晶体管M2的栅端相连，预处理输入信号I₂与晶体管M2的漏端、晶体管M5的漏端和栅端、晶体管M6的栅端相连；晶体管M1的源端和晶体管M3的漏端和栅端、晶体管M4的栅端相连，晶体管M2的源端与晶体管M4的漏端相连；晶体管M5的源端与晶体管M7的漏端和栅端、晶体管M8的栅端相连，晶体管M6的源端与晶体管M8的漏端相连；晶体管M6的漏端与晶体管M9的源端、电容C1的正端、比较器CMP的正相输入端相连，晶体管M9的漏端与晶体管M9的栅端、晶体管M10的漏端、电源相连；比较器CMP的反相输入端与阈值信号V_TH相连；比较器CMP的输出端与锁存器LAT的数据端相连，锁存器LAT的时钟端与时钟信号CLK相连，锁存器LAT的输出端与晶体管M10的栅端相连；晶体管M3、M4、M7、M8、M10的源端与电容C1的负端相连。

5.根据权利要求3所述的基于复合介质栅双晶体管光敏探测器的积分泄放电路，其特征在于，多个所述复合介质栅双晶体管光敏探测器构成阵列时，阵列中每列的源线作为所述预处理电路的输入信号。

6.根据权利要求5所述的基于复合介质栅双晶体管光敏探测器的积分泄放电路，其特征在于，多个所述复合介质栅双晶体管光敏探测器组成的阵列，包括用于表示正数的复合介质栅双晶体管光敏探测器正阵列和用于表示负数的复合介质栅双晶体管光敏探测器负阵列，其中，正阵列的源线与负阵列对应的源线各自通过所述预处理电路做减法运算后，再送入所述积分电路。