[发明专利]一种基于全加器进位链实现可调延时的电路、装置及方法

说明书

本发明公开了一种基于全加器进位链实现可调延时的电路、装置及方法，电路包括级联的多个延时单元，延时单元为全加器进位链，进位链包括多个级联的加法器，每个加法器接收三个源输入：被加数ax、加数bx、进位输入cix，还包括输出soutx，进位输出cox；x表示加法器的级联序号；a0是外部信号DIN的输入端，最后一级加法器的加数bx＝0、输出soutx直接输出，其余加法器的加数bx端为选择输入Sx；加法器的输出soutx通过对应的选择器x与下级被加数a(x+1)端互联，选择输入信号Sx与对应的选择器x连接。本发明通过FPGA内部通用逻辑资源实现可调延时，适用于英特尔FPGA平台，实现的延时具有极大的动态范围及非常高的分辨率，同时切换速度快，在一个周期查表即可刷新。

技术领域

本发明涉及电子通信技术领域，具体涉及一种基于全加器进位链实现可调延时的电路、装置及方法。

背景技术

在电子和通信领域，延时电路有着非常广阔的应用。例如在雷达回波信号模拟器系统、相控阵雷达系统、时间数字化系统以及同步通信系统设计中都要用到延时电路。延时电路的主要指标有精度、动态范围等。专用的延时单元如AD9501，它采用模拟器件实现，特点是延迟精度高，可以达到10ps级别，但是动态范围较小(小于10us)；而通用数字延时单元一般采用可编程逻辑器件实现，具有可编程和动态范围大的特点(延迟动态范围几乎可根据需要任意编程设定)，缺点是受器件工作频率限制，精度较低(通常不到5ns)。在ASIC实现上，通过改变信号驱动电流大小来实现可调延时，或通过改变负载电容大小来实现可调延时。

FPGA(Field Programmable Gate Array，现场可编程门阵列)是一种高密度的可编程逻辑器件，采用FPGA开发可编程数字延迟单元，只需要使用其硬件资源中一部分区域完成目标工作，并不影响其它部分的功能，易于和其它单元进行集成。基于此，在FPGA应用中，现有技术主要通过芯片内置的专用延时单元IODELAY进行延时调节。然而，设置专用延时单元进行延时存在如下局限性：IODELAY数量有限，一个IO(芯片引脚)只有一个IODELAY；IODELAY单元靠近IO，只能用于IO的延时调节；IODELAY单元的调节范围较窄，通常为4～8ns(取决于具体的FPGA型号)；分辩率一般，通常为512taps,相当于(7.8ps～15.6ps)(取决于具体FPGA型号)；调节慢，需要6个周期才能改变一次延时设置。以上问题点导致无法在FPGA上实现一个随时可调任意范围的高精度延时单元。

公开号为CN 108401445A的发明专利申请公开了一种用于测量时间的电路、方法及相关芯片、系统和设备，该电路包括延时链，延时链可以包括顺序连接(或级联)的多个延时单元。延时单元可以通过芯片内部的逻辑电路实现。例如，电路可以集成在FPGA芯片中，延时单元可以是FPGA芯片内部的进位链(carry chain)和/或查找表Out)。

上述申请虽然能通过FPGA芯片内部的进位链(carry chain)实现延时链，但是，延时单元的具体延时时间与组成延时单元的逻辑电路的类型、芯片的厂家、芯片的制作工艺等因素有关。信号的延时时间与延时单元的延时时间与经过的延时单元个数有关，也就是说，现有的基于进位链的延时电路实现的延时动态范围小、分辨率低、延时可调性弱。

公开号为CN 105932988A的发明专利申请公开了一种可编程皮秒级延时脉冲产生装置及方法，选择使用进位单元作为细延时单元，信号延迟链通过49个进位原语CARRY4单元串联构成，用来覆盖1个系统时钟周期，且所述信号延迟链不超过一个时钟域的高度。细延时编程模块根据所需的细延时生成表示抽头送入所述信号延迟链位置的独热码，再将所述独热码送入所述信号延迟链上各CARRY4单元的抽头选择输入，决定信号延迟链上有效的延迟路径。