[发明专利]一种面向时间敏感网络的高可靠时钟同步系统及方法有效

专利信息
申请号: 202010391905.1 申请日: 2020-05-11
公开(公告)号: CN111585683B 公开(公告)日: 2021-11-23
发明(设计)人: 许齐敏;俞运柱;陈彩莲;陈相;吴开杰;关新平 申请(专利权)人: 上海交通大学
主分类号: H04J3/06 分类号: H04J3/06
代理公司: 上海旭诚知识产权代理有限公司 31220 代理人: 郑立
地址: 200240 *** 国省代码: 上海;31
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摘要:
搜索关键词: 一种 面向 时间 敏感 网络 可靠 时钟 同步 系统 方法
【说明书】:

发明公开了一种面向时间敏感网络的高可靠时钟同步系统及方法,涉及通信技术领域。本发明按时钟同步功能将网络分为两个层级,顶层网络采用主从式同步方法实现时间和频率偏移校正,并与底层网络时钟基准进行对比,保证网络可靠性;底层网络采用分布式结构实现时间基准的计算发布及频率发布。本发明减小了网络时钟基准对GM的依赖,提高容错性和可靠性;动态分配网络中各设备的角色,避免出现结团现象,实现全网络设备的时钟同步;同时考虑时间和频率偏移校正,实现了网络系统时钟在时间和频率上与UTC的同步,有效地解决了传统时钟同步方法中时间偏移校正精度不高及频率偏移校正较慢的情况,即提高了同步精度,又提高了同步速度。

技术领域

本发明涉及通信技术领域,尤其涉及一种面向时间敏感网络的高可靠时钟同步系统及方法。

背景技术

时间敏感网络(Time Sensitive Networking,TSN)是一种能够为现代工业提供确定性服务的新兴网络,是传统以太网的扩展。TSN为传统以太网协议建立了“通用”的时间敏感机制,确保了网络数据传输的时间确定性。

构建TSN的关键环节是设计TSN网关,而TSN的一个重要基础就是精准时钟同步,所以TSN网关需要实现精准时钟同步。时钟同步为TSN的所有设备提供统一的精确时间,是TSN正常工作的基础。如果没有精准的时钟同步,TSN在进行流量调度时将无法准确地控制门控列表中门的开关,TSN会产生较大的延迟。于是TSN对于设备间的时钟同步精度和可靠性提出了很大的要求。由于网络结构的复杂性及时钟同步对硬件较大的依赖性,如何实现TSN高精度高可靠的时钟同步是个极具挑战性的问题。

目前常采用的时钟同步方案包括IEEE 802.1AS及AS6802。其中IEEE 802.1AS的时钟同步模式为主从式同步,必须选取一个最佳主时钟(Grand Master,GM),该最佳主时钟通过GPS授时等手段与协调世界时(Coordinated Universal Time,UTC)进行同步,视为全局时钟基准,然后以GM作为主时钟,GM下层设备作为从时钟,通过主从式同步与下层设备进行同步,同时下层设备又作为更底层设备的主时钟,同样以主从方式进行同步。AS6802是一种分布式的同步方式,没有主时钟的概念,它定义了同步主控制器(SynchronizationMaster,SM),压缩主控制器(Compression Master,CM),同步从控制器(SynchronizationClient,SC)。SM会发送协议控制帧(Protocol Control Frame,PCF)给CM,CM进行固化压缩等操作后计算出压缩校正值,CM将此校正值发送至SM和SC,SM和SC再据此调整本地时钟。

经检索,公开号为CN 109818702A,名称为“一种IEEE 802.1AS时钟同步功能实现系统以及实现方法”,采用IEEE 802.1AS方法实现时钟同步。主从时钟在软硬件协同设计的平台上采用一步式同步方法,将延迟测量和时间同步两个步骤合二为一,简化了时间同步系统的复杂度,在每次同步交互过程中,主从时钟各采集两个时间戳,从时钟根据主从时钟采集的四个时间戳信息计算主从时钟偏移值,根据主从时钟偏移值对从时钟进行校准,完成通信网络系统中网络设备的时钟同步。公开号为CN110299957A,名称为“基于晶振频率数字补偿的时间触发以太网时钟同步方法”,解决了时钟同步过程中频率偏移校准问题。该方法基于AS6802协议搭建时间触发以太网模型,通过网络演算对时钟同步过程进行仿真。采用Verilog HDL工具设计晶振频率-温度特性曲线查找表以及包含晶振频率数字补偿模的改进本地时钟模块,并将其应用于网络节点硬件模型中。

IEEE 802.1AS采用主从同步方式,同时假设主时钟至从时钟的下行延迟与从时钟到主时钟的上行延迟相等,但是在实际网络中上行延迟与下行延迟往往是不等的,这样就会造成主从同步时产生一定误差,尤其是在TSN中,因为TSN旨在实现多类型网络的时间敏感机制结合,这样异构网络带来的时延不对称更加严重。同时这种误差会在多级网络中不断累积,最终导致整体误差较大。尽管IEEE 802.1AS采用硬件辅助加时间戳的方式减小上下行延迟不等引起的误差,但仍未消除误差,且同步精度对硬件依赖程度较大。

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