[发明专利]一种多层芯片堆叠封装结构和多层芯片堆叠封装方法

说明书

本发明提供了一种多层芯片堆叠封装结构和多层芯片堆叠封装方法，涉及芯片封装技术领域，多层芯片堆叠封装结构包括基板、堆叠在基板上的基底芯片组、堆叠在基底芯片组左侧并呈阶梯状向左倾斜的第一堆叠芯片组、堆叠在第一堆叠芯片组上并呈阶梯状向右倾斜的第二堆叠芯片组、堆叠在基底芯片组右侧并呈阶梯状向右倾斜的第三堆叠芯片组、堆叠在第三堆叠芯片组上并呈阶梯状向左倾斜的第四堆叠芯片组、以及堆叠在基底芯片组中部的中间叠层芯片组；其中，第二堆叠芯片组部分堆叠在中间叠层芯片组的左侧，第四堆叠芯片组部分堆叠在中间叠层芯片组的右侧。相较于现有技术，本发明采用新型堆叠结构，结构稳定，且芯片堆叠数量多，并大幅降低封装尺寸。

技术领域

本发明涉及芯片封装技术领域，具体而言，涉及一种多层芯片堆叠封装结构和多层芯片堆叠封装方法。

背景技术

随着半导体行业的快速发展，电子产品微型化越来越薄以满足用户的需求以及产品性能与内存越来越高，因此，半导体封装结构采用多个芯片叠装(Stack-Die)技术或者芯片FOW(flow over wire)叠装技术，将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。此种叠装产品(记忆卡/存储卡)，通常拥有2种类型芯片，记忆存储芯片以及芯片，通过叠装方式封装在同一基板unit内。

现有技术中的叠装方式，通常存在产品封装尺寸大、结构不稳定以及难以提升堆叠层数，堆叠数量受限等问题。

发明内容

本发明的目的在于提供一种多层芯片堆叠封装结构，其结构稳定、能够大幅提升堆叠层数和堆叠数量，大大降低了封装尺寸。

本发明的另一目的在于提供一种多层芯片堆叠封装方法，其堆叠结构稳定、能够大幅提升堆叠层数和堆叠数量，大大降低了封装尺寸。

本发明是采用以下的技术方案来实现的。

在一方面，本发明提供了一种多层芯片堆叠封装结构，包括：

基板；

堆叠在所述基板上的基底芯片组；

堆叠在所述基底芯片组左侧并呈阶梯状向左倾斜的第一堆叠芯片组；

堆叠在所述第一堆叠芯片组上并呈阶梯状向右倾斜的第二堆叠芯片组；

堆叠在所述基底芯片组右侧并呈阶梯状向右倾斜的第三堆叠芯片组；

堆叠在所述第三堆叠芯片组上并呈阶梯状向左倾斜的第四堆叠芯片组；

以及堆叠在所述基底芯片组中部的中间叠层芯片组；

其中，所述第二堆叠芯片组部分堆叠在所述中间叠层芯片组的左侧，所述第四堆叠芯片组部分堆叠在所述中间叠层芯片组的右侧。

进一步地，所述中间叠层芯片组包括叠层芯片单元和结构芯片单元，所述叠层芯片单元包括依次垂直堆叠在所述基底芯片组上的多个叠层芯片，所述结构芯片单元堆叠在所述叠层芯片单元上并向左右两侧伸出，所述第二堆叠芯片组部分堆叠在所述结构芯片单元的左侧，所述第四堆叠芯片组部分堆叠在所述结构芯片单元的右侧。

进一步地，所述结构芯片单元包括第一结构芯片、第二结构芯片和第三结构芯片，所述第一结构芯片堆叠于所述叠层芯片单元，所述第二结构芯片和所述第三结构芯片并排堆叠于所述第一结构芯片，且所述第一结构芯片、所述第二结构芯片和所述第三结构芯片形成T字型结构，以使所述第二结构芯片和所述第三结构芯片分别向着左右两侧伸出，所述第二堆叠芯片组部分堆叠在所述第二结构芯片上，所述第四堆叠芯片组部分堆叠在所述第三结构芯片上。

进一步地，每个所述叠层芯片通过两侧的叠层连接线分别与所述第一堆叠芯片组和所述第三堆叠芯片组连接。