[发明专利]降电阻配线、具有该降电阻配线的GOA电路及显示面板

说明书

本申请实施例提供一种降电阻配线、具有该配线的GOA电路及显示面板，该降电阻配线沿其第一端到其第二端的延伸方向上的电阻值逐渐减小，可以减少驱动信号在配线延伸方向上的电容电阻延迟效应。将该降电阻配线应用到GOA电路的时钟线、栅极线和数据线等各种配线上时，可以减少由于电阻电容延迟效应导致的驱动信号时延问题，有效提升GOA电路的驱动性能，使得近端像素到远端像素的充电率差异减少，从而避免在驱动信号输出端末端的充电率最差的点产生像素充电不足、色偏或错充的现象，减小充电差异，提升显示质量。

技术领域

本申请实施例涉及显示技术领域，尤其涉及一种降电阻配线、具有该降电阻配线的GOA电路及显示面板。

背景技术

GOA(Gate On Array，阵列基本行驱动)电路由于可以将栅极驱动电路制作在阵列基板上，减少制作程序、提升产能，降低成本，且可以提高显示面板的集成度、实现窄边框，而被广泛应用在显示技术领域。

GOA电路由多个级联的GOA单元组成，每级GOA单元通过一条栅极线接收由时序控制器(TCON)发送的起始信号或上一级的扫描信号、以及这一级的时钟信号，逐行送出扫描信号到显示面板，以逐行开启显示面板的阵列基板上的薄膜晶体管，由多条数据线接收由时序控制器(TCON)发送的对显示面板的像素单元逐个加压进行显示。

由于时钟线、栅极线和数据线等各种配线的任何位置都存在电阻电容延迟效应(Resistance Capacitance delay，RC delay)，导致各驱动信号的上升沿和下降沿都有一定的时延。并且，从各种配线线的初始端(驱动信号输出端首端)到末尾端(驱动信号输出端末端)，由于电阻电容延迟效应越来越大，因此驱动信号的时延也会越来越严重，在驱动信号的输出端末端的时延达到最大。

图1为现有技术的时钟信号的上升沿和下降沿的对比示意图，其中，横坐标为时间，纵坐标为电压，虚曲线为理想状态下时钟信号的上升沿和下降沿，实曲线为实际的存在电阻电容延迟效应影响下时钟信号的上升沿和下降沿，参考图1，电阻电容延迟效应导致时钟信号从低信号到高信号，或者从高信号到低信号的所需时长都变长。

目前，随着显示面板的分辨率和尺寸的大幅增加，电阻电容延迟效应导致的驱动信号的时延也越来越严重。显示面板对于像素的充电率考量点大多是基于充电率最差的点，由于电阻电容延迟效应导致的驱动信号的时延问题，充电率最差的点一般位于驱动信号的输出端末端，在此处容易产生像素充电不足、色偏或错充现象，使得显示面板存在显示差异，从而影响显示质量。

发明内容

为了解决驱动信号由于电阻电容延迟效应导致的时延问题，本申请提供一种降电阻配线、包括该配线的GOA电路及显示面板。

第一方面，本申请实施例提供一种降电阻配线，配线延伸方向为所述降电阻配线的第一端至所述降电阻配线的第二端的延伸方向；沿所述配线延伸方向上，在所述降电阻配线上顺序设置有第一部位和第二部位，且所述第一端到所述第一部位之间的长度与所述降电阻配线在所述第一部位的横截面面积之比大于所述第一端到所述第二部位之间的长度与所述降电阻配线在所述第二部位的横截面面积之比。

在一些实施例中，所述降电阻配线从所述第一端到所述第二端之间的各部位的横截面面积沿所述配线延伸方向逐渐均匀变大。

在一些实施例中，所述降电阻配线为等宽度配线；所述降电阻配线从所述第一端到所述第二端之间的各部位的沉积厚度沿所述配线延伸方向逐渐均匀变大。

在一些实施例中，所述降电阻配线从所述第一端到所述第二端之间的各部位的横截面面积逐渐阶梯式变大；在每一所述阶梯内，所述降电阻配线的各部位的横截面面积沿所述配线延伸方向逐渐均匀变大；在沿所述配线延伸方向上，后一所述阶梯内所述降电阻配线的各部位的横截面面积均大于前一所述阶梯内所述降电阻配线的各部位的横截面面积。