[发明专利]一种三维阻变存储器及制造方法

说明书

本发明公开了一种三维阻变存储器，包括：形成在衬底上的多层水平导电电极，以及形成在所述水平导电电极之间的隔离介质层；所述水平导电电极和隔离介质层之间竖直设有两个阻变存储层，两个所述阻变存储层的内侧设有连接所述阻变存储层的竖直导电电极，所述阻变存储层侧壁与所述水平导电电极端部之间通过与所述水平导电电极同层设置的选通材料层相连接，所述隔离介质层将所述选通材料层上下隔断。本发明的三维阻变存储器具有自选通特性，能够有效提升存储密度，且与CMOS工艺兼容，有利于推广应用。本发明还公开了一种三维阻变存储器制造方法。

技术领域

本发明涉及半导体集成电路技术领域，特别是涉及一种三维阻变存储器及制造方法。

背景技术

存储器是现代信息技术的核心部件之一，全球市场已超700亿美元。大数据时代所需存储和处理的数据量每年以约60％的速度递增，2020年将达到40ZB。因此亟需发展高速、高密度、低功耗的存储技术，并扩展其存储-逻辑融合功能，发展高效的计算系统。

随着大数据时代的到来，以平面微缩方式来提高海量数据存储密度的二维架构，已远不能满足数据爆炸式增长对存储器高密度和高容量的需求，三维集成已逐渐成为未来存储技术的主流发展趋势。

目前，市面上主要的三维存储器是3D NAND Flash，主流技术是64-96层。预计128层的3D NAND Flash也将很快面世，并得到大规模应用。

随着集成电路随摩尔定律不断发展，CPU等信号处理芯片的速度也越来越快，但主流存储器的工作速度却无法实现对应的工作速度的提高。因此“存储墙”的问题日益显现并加剧。研发速度更快、功耗更低、密度更高的存储器迫在眉睫，其中各类新型存储器被寄予厚望。

阻变存储器是一种适合低功耗、低成本应用的新型存储器，且可以进行三维集成。常见的三维集成方式包括平面堆叠三维集成和垂直三维集成。其中，垂直三维集成方式由于其能够使用更少的光罩实现三维集成，因此在较多层数集成时具有明显的优势。由于交叉阵列中存在漏电通道串扰，因此需要将阻变器件和选通器件串联或者制备具有自选通的自选择阻变器件。对于垂直三维集成而言，具有自选通的自选择阻变器件是首选。

请参考图1，图1是现有的一种三维阻变存储器结构示意图。如图1所示，在现有技术中，由于自选通器件中的选通材料层06和阻变存储层07都是竖立放置，因此难以对其进行纵向的图形化。但如果对选通材料层06和阻变存储层07都不进行图形化，后续将带来可靠性问题，影响存储器件寿命。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种三维阻变存储器及制造方法，以解决现有自选择RRAM在垂直三维集成中的漏电和可靠性等问题，实现高密度三维RRAM，降低单位面积存储器成本。

为实现上述目的，本发明的技术方案如下：

一种三维阻变存储器，包括：

形成在衬底上的多层水平导电电极，以及形成在所述水平导电电极之间的隔离介质层；所述水平导电电极和隔离介质层之间竖直设有两个阻变存储层，两个所述阻变存储层的内侧设有连接所述阻变存储层的竖直导电电极，所述阻变存储层侧壁与所述水平导电电极端部之间通过与所述水平导电电极同层设置的选通材料层相连接，所述隔离介质层将所述选通材料层上下隔断。

进一步地，所述衬底与所述多层水平导电电极之间设有绝缘介质层。

进一步地，所述多层水平导电电极上设有保护介质层，所述保护介质层被所述阻变存储层所隔断。

一种三维阻变存储器制造方法，包括以下步骤：

步骤S01：提供一衬底，在所述衬底上交替形成多层水平导电电极和隔离介质层；

步骤S02：向下形成穿过所述多层水平导电电极和隔离介质层的沟槽；