[发明专利]用于执行散列算法的电路和方法

权利要求书

1.一种用于执行散列算法的电路，其特征在于，包括：

输入模块，用于接收数据；以及

运算模块，用于基于接收到的数据计算散列值，所述运算模块包括以流水线结构布置的多个运算级，所述多个运算级包括第0运算级、第1运算级、直到第P运算级，P为大于1且小于流水线结构中运算级的数量的固定的正整数，

其中，从第1运算级到第P运算级中的每个运算级包括：

多个缓存寄存器，用于存储当前运算级的中间值并且以第一频率运行，以及

多个扩展寄存器，用于存储当前运算级的扩展数据，并且包括以所述第一频率运行的第一组扩展寄存器和以第二频率运行的第二组扩展寄存器，

其中，第二频率是第一频率的1/N倍，N为大于1且不大于第二组扩展寄存器中扩展寄存器的数量的固定的正整数。

2.根据权利要求1所述的电路，其特征在于，所述电路还包括:

时钟模块，用于提供基准时钟信号，所述基准时钟信号具有第一频率和与第一频率对应的基准时钟周期，从第1运算级到第P运算级中的每个运算级的多个缓存寄存器和第一组扩展寄存器基于所述基准时钟信号运行；

其中，从第1运算级到第P运算级中的每个运算级被配置为：在每个基准时钟周期内，基于来自相邻的前一运算级中的第一组扩展寄存器中的至少一个扩展寄存器中的扩展数据，生成用于存储在当前运算级的多个缓存寄存器中的中间值。

3.根据权利要求2所述的电路，其特征在于，

其中，第N运算级到第P运算级中的每个运算级被配置为：在每个基准时钟周期内，基于在当前运算级的相邻的前N个运算级中的至少一个扩展寄存器中的扩展数据，生成用于存储在当前运算级的第一组扩展寄存器中的扩展数据；

其中，第i+j₁*N运算级被配置为，在第C₁+i+k*N个基准时钟周期内，基于在当前运算级的相邻的前N个运算级中的至少一个扩展寄存器中的扩展数据，生成用于存储在当前运算级的第二组扩展寄存器中的扩展数据；

其中，C₁为固定的正整数，i为0或小于N的任意正整数，j₁为小于P/N的任意正整数，k为0或任意正整数。

4.根据权利要求2所述的电路，其特征在于，

其中，所述时钟模块还被配置为生成具有第二频率的第1时钟信号到第N时钟信号，

其中，第1时钟信号到第N时钟信号的上升沿与基准时钟信号的上升沿对准，并且第2时钟信号到第N时钟信号中的每个时钟信号的上升沿比其前一个时钟信号的上升沿晚一个基准时钟周期；以及

其中，第p+q*N运算级中的第二组扩展寄存器基于第p时钟信号运行，p为不大于N的任意正整数，q为0或使得满足(p+q*N)不大于P的任意正整数。

5.根据权利要求3所述的电路，其特征在于，

其中，从第1运算级到第P-N运算级中的每个运算级的第一组扩展寄存器中的一个扩展寄存器的输出端被耦接到相邻的后N个运算级中的每个运算级的第二组扩展寄存器中的一个扩展寄存器的输入端；以及

其中，第N+1运算级到第P运算级中的每个运算级的第一组扩展寄存器中的一个扩展级寄存器的输入端通过N选1多路选择器耦接到相邻的前N个运算级中的每个运算级的第二组扩展寄存器中的一个扩展寄存器的输出端。

6.根据权利要求2所述的电路，其特征在于，从第1运算级到第P运算级中的每个运算级的所述多个扩展寄存器还包括以第三频率运行的第三组扩展寄存器，

其中，第三频率是第一频率的1/M倍，M为大于1、小于第三组扩展寄存器中扩展寄存器的数量且不等于N的固定的正整数。