[发明专利]一种降低外延片堆垛层错缺陷的外延方法及其应用

说明书

本发明公开了一种降低外延片堆垛层错缺陷的外延方法，包括以下步骤：S1、将衬底放置于反应室内的生长位置；S2、向反应室内通入氢气，升温，在氢气氛围下刻蚀10～20min；S3、向反应室内通入乙烯和三氯氢硅气体直到C/Si比值为0.9～1.2，低速生长第一外延缓冲层；S4、向反应室内继续通入乙烯及三氯氢硅气体直到C/Si比值为0.6～0.9，低速生长第二外延缓冲层；S5、停止向反应室内通入乙烯和三氯氢硅，并降温，在氢气氛围下刻蚀4～10min；S6、逐渐增加乙烯和三氯氢硅的流量直到C/Si比值为1.0～1.2，高速生长外延层，形成外延片；S7、降低反应室温度，取出外延片并进行检测、清洗和封装。

技术领域

本发明涉及半导体技术领域，尤其涉及一种降低外延片堆垛层错缺陷的外延方法及其应用。

背景技术

外延是半导体工艺当中的一种，外延工艺是指在单晶衬底上、按衬底晶向生长单晶薄膜的工艺过程，新生的单晶层称为外延层，长了外延层的衬底称为外延片。

SiC是一种具有优异物理和电气性能的宽禁带半导体材料，如高击穿电场、高包和电子迁移率以及高导热性能。这使得它成为制备高温、高压、高频、高功率和低损耗电子器件的主流材料之一。现有的4H-SiC外延层外延工艺方法主要针对特定的单晶片垂直外延反应器，如4英寸的4H-SiC外延工艺，由于不同尺寸的外延晶片，采用的托盘构造和尺寸以及进气的装置和规模等均会不同，从而导致生长时晶片所处的温场分布和反应气体的流场分布等会产生一定差异，因而，现有的4H-SiC外延层外延工艺并不适用于水平式等外延反应器。

目前，工业上主要是通过基于化学气相沉积的同质外延技术生长出不同掺杂浓度和厚度的高质量4H-SiC外延晶片，进而制备满足不同电学性能的电子器件，然而，在4H-SiC外延生长过程中会产生一种部分原子层堆垛序列与理想堆垛序列不一致的面缺陷，称为堆垛层错(SF和SSF)，通常，由常规外延工艺生长的外延片堆垛层错密度较大(2～5cm^-2)，其中，部分发堆垛层错成核于外延层内(与外延层内的应力有关)，而另一部分发堆垛层错成核于外延层与衬底的界面处(与衬底上的缺陷有关)，该堆垛层错缺陷不仅会增大4H-SiC二极管的反向漏电流，而且还会降低击穿电压，严重地影响4H-SiC电子器件的性能。

因此，发明人致力于设计一种降低外延片堆垛层错缺陷的外延方法及其应用以解决上述问题。

发明内容

为了克服现有技术中存在的缺点和不足，本发明的一个目的在于：提供一种降低外延片堆垛层错缺陷的外延方法，通过在衬底与外延层之间高温低速生长不同C/Si比的外延缓冲层，抑制衬底、外延缓冲层和外延层界面处堆垛层错的产生来减少外延片中堆垛层错密度。

为了克服现有技术中存在的缺点和不足，本发明的另一个目的在于：提供了一种降低外延片堆垛层错缺陷的外延方法在6英寸4H-SiC外延片的外延生长中的应用。

本发明的一个目的通过下述技术方案实现：

一种降低外延片堆垛层错缺陷的外延方法，包括以下步骤：

S1、将衬底放置于反应室内的生长位置；

S2、向反应室内通入氢气直到反应室内主气流达到90～140slm，压力为60～110mbar，升温至1630～1670℃，在氢气氛围下刻蚀衬底10～20min；

S3、向反应室内通入乙烯和三氯氢硅气体直到反应室内C/Si比值在0.9～1.2的偏硅范围，在衬底的刻蚀面上低速生长第一外延缓冲层；

S4、向反应室内继续通入乙烯及三氯氢硅气体直到反应室内C/Si比值在0.6～0.9的富硅范围，在第一外延缓冲层上低速生长第二外延缓冲层；

S5、停止向反应室内通入乙烯和三氯氢硅，并将反应室内的温度降至1600～1630℃，在氢气氛围下刻蚀第二外延缓冲层4～10min；