[发明专利]基于信号名哈希匹配的Verilog模块接口信号自动连接方法及系统

说明书

本发明公开了一种基于信号名哈希匹配的Verilog模块接口信号自动连接方法及系统，本发明方法首先通过扫描Verilog模块的信号名称，构建各个模块输出信号的哈希表，然后利用哈希表的高速查找技术，对各个模块的接口信号名称按照三种规则进行匹配；最后依据各个模块接口的匹配结果自动连接各个模块的接口信号。本发明能够以很低的复杂度完成大规模Verilog硬件设计的模块接口信号自动连接，大大降低硬件设计师的工作负担，设所有待连接的Verlog模块的接口信号总数为N，该方法能够以接近O(3N)的复杂度完成所有接口信号的匹配并完成信号的自动连接。

技术领域

本发明涉及集成电路设计自动化辅助技术领域，具体涉及一种基于信号名哈希匹配的Verilog模块接口信号自动连接方法及系统。

背景技术

随着大规模集成电路技术的不断发展，集成电路芯片的设计变得日益复杂，以Verilog为代表的高级硬件描述语言被广泛使用。随着设计规模的进一步扩大，Verilog模块的规模不断变大，每个模块的输入输出信号的数量也在不断变多，而这导致硬件设计师在进行硬件电路设计时需要花费大量的时间用于连接各个模块的接口信号。这是一项繁琐且容易出错的任务。为了能够减轻硬件设计师的工作负担，减少信号连接出错的可能，本发明提出一种自动连接Verilog模块间接口信号的方法，该方法设定了三种信号名匹配规则，能够自动将满足这些规则的模块接口信号连接起来。

要实现模块间接口信号的匹配，最简单命令的做法是将各个模块的接口信号两两组合，逐一匹配，但这样做的复杂度很高，设所有模块接口信号的数量为N，那么这种方法的计算复杂度达到了O(N²)，这导致在连接接口信号数量很多的模块时速度变得很慢。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，提供一种基于信号名哈希匹配的Verilog模块接口信号自动连接方法及系统，本发明能够对Verilog模块间的接口信号进行自动连接，明显降低硬件设计师的工作负担，基于信号名哈希匹配的过程是典型的用空间换时间的技术，借鉴了经典数据结构哈希表，利用哈希表插入和删除的时间复杂度接近O(1)的特性，构造多个哈希表并进行查询，这将整个信号自动连接方法的时间复杂度降低到了O(3N)的水平，通过利用哈希表接近O(1)的插入和查询开销加速信号名的匹配过程，能够极大加速接口信号间的自动连接。

为了解决上述技术问题，本发明采用的技术方案为：

一种基于信号名哈希匹配的Verilog模块接口信号自动连接方法，实施步骤包括：

1）获取输入的Verilog源码文件；

2）针对Verilog源码文件扫描获取各个模块的名称及其接口信号列表；

3）根据各个模块的名称及其接口信号列表构建哈希表；

4）利用哈希表查找各个模块的接口信号名称，按照预设规则进行匹配并依据匹配结果自动连接相互匹配的接口信号。

可选地，步骤4）中的预设规则具体是指满足下述三种条件其中之一：条件a、顶层模块的某个接口信号与其某个子模块的接口信号名称相同且方向一致；条件b、某个子模块的某个接口信号与另一个子模块的某个接口信号拥有相同的名称且方向相反；条件c、任意两个子模块中一个子模块的接口信号的名称分别以另一个子模块的名称开头、且这两个接口信号方向相反。