[发明专利]基因比对加速装置、方法及系统

权利要求书

1.一种基因比对并行加速装置，其特征在于，包括：

一内存器件组，该内存器件组包括多个内存器件；该每一内存器件又包括多个区域，每一该区域包括：

一存储层，用于存储基因序列以及read流数据；

一逻辑层，用于对所述基因序列以及所述read流数据的缓存与处理；

一内存控制器，用于控制所述存储层存储的所述基因序列以及所述read流数据的访问；以及

一控制单元，用于封装底层协议，实现所述内存器件的内部通信；

其中，所述逻辑层还包括一片上预取单元和一处理单元阵列，所述片上预取单元从所述存储层读取所述基因序列以及所述read流数据，供所述处理单元阵列处理。

2.根据权利要求1所述的加速装置，其特征在于，所述内存器件为一混合存储立方体(HMC)，多个该混合存储立方体(HMC)组成一混合存储立方体组，所述混合存储立方体(HMC)之间通过互联链路进行通信。

3.根据权利要求2所述的加速装置，其特征在于，所述控制单元为一DRAM控制器。

4.根据权利要求2所述的加速装置，其特征在于，所述混合存储立方体组包括16个混合存储立方体(HMC)。

5.根据权利要求4所述的加速装置，其特征在于，每一所述混合存储立方体(HMC)被垂直划分为32个区域，该32个区域被平均分成2个区域组。

6.根据权利要求5所述的加速装置，其特征在于，各该所述区域之间通过片上网络连接，并通过该片上网络的接口实现各该区域之间消息的接收和转发。

7.根据权利要求5所述的加速装置，其特征在于，所述2个区域组独立并行运行。

8.根据权利要求7所述的加速装置，其特征在于，所述区域组用于存储所述基因序列数据，所述区域组存储的所述基因序列数据被划分为16块连续区间，分别存储于该区域组的各所述区域的所述存储层。

9.根据权利要求1所述的加速装置，其特征在于，每一所述区域中的所述处理单元阵列包括4个处理单元。

10.根据权利要求8所述的加速装置，其特征在于，所述处理单元阵列中的每一所述处理单元又包括一计算子单元、一片上存储子单元以及一调度子单元，其中所述片上存储子单元包括一寄存器堆、一片上高速暂存存储器以及一FIFO存储器。

11.根据权利要求10所述的加速装置，其特征在于，所述各区域之间通信时，源区域向目的区域发送一处理请求后，所述目的区域的所述调度子单元为该处理请求分配一发射槽，所述目的区域的所述计算单元和所述片上存储子单元继续处理其他所述源区域发送的处理请求。

12.根据权利要求1所述的加速装置，其特征在于，所述片上预取单元还包括一访存单元，该访存单元位于所述处理单元阵列之前，用于为所述处理单元阵列读取数据。

13.根据权利要求10所述的加速装置，其特征在于，所述片上预取单元读取数据时，所述调度子单元将所述处理请求进行地址转换得到一内存地址，然后将该内存地址发送给所述片上预取单元，所述片上预取单元根据该内存地址在所述存储层获取数据，并将该数据送至所述处理单元阵列的数据缓存中。

14.一种基于近内存计算的基因比对并行加速方法，应用权利要求1-11任一项所述的加速装置，包括：

步骤一、获取基因序列以及read流数据，并将所述基因序列以及所述read流数据存储于所述内存器件的所述存储层；

步骤二、所述片上预取单元从所述存储层预取所述基因序列以及所述read流数据，供所述处理单元阵列进行处理；

其中，所述内存控制器控制所述片上预取单元对所述存储层的数据的预取，所述控制单元控制所述内存器件的内部通信。