[发明专利]一种叠层芯片封装结构和叠层芯片封装方法

说明书

本发明的实施例提供了一种叠层芯片封装结构和叠层芯片封装方法，涉及芯片封装技术领域，叠层芯片封装结构包括基板、设置在基板上的第一芯片、包覆在第一芯片外的第一塑封体、设置在第一塑封体上的第二芯片以及包覆在第一塑封体和第二芯片外的第二塑封体。其中，第一芯片上具有贯穿第一塑封体的第一导电柱，第二芯片通过第一导电柱与第一芯片电连接。通过设置第一塑封体来保护第一芯片和第一导电柱，将第二芯片贴装在第一塑封体上，避免了芯片叠装在芯片上，解决了芯片叠层时芯片隐裂缺陷的问题，同时将贯穿第一塑封体的第一导电柱作为焊接点来连接第二芯片，使得打线结构更加简单，避免线弧碰线/塌陷等问题，提高了产品性能。

技术领域

本发明涉及芯片封装技术领域，具体而言，涉及一种叠层芯片封装结构和叠层芯片封装方法。

背景技术

随着半导体行业的快速发展，电子产品微型化越来越薄以满足用户的需求以及产品性能与内存越来越高，SIP芯片叠层(芯片叠层(stack-die))结构广泛应用于半导体行业中，芯片叠层主要将两个叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。此种叠装产品主要应用在记忆卡/存储卡，通常拥有2种类型不同芯片，封装在同一基板unit内.传统工艺制程方法主要是在芯片叠装时，芯片(一)和芯片(二)中间层叠装dummy芯片，利用dummy芯片高度/尺寸形成space空间给打线后，再次在dummy芯片上堆叠芯片，完成芯片叠层工艺。

现有的叠层工艺将芯片进行叠层封装，叠装芯片存在die crack隐裂问题，从而造成产品性能损。并且现有的叠层工艺利用space空间打线，存在space空间打线参数难控制，造成线弧碰线/塌陷等问题，从而造成产品性能损坏。

发明内容

本发明的目的包括，例如，提供了一种叠层芯片封装结构和叠层芯片封装方法，其能够解决叠装芯片存在的die crack隐裂问题以及线弧碰线/缺陷等问题，从而提高产品新性能。

本发明的实施例可以这样实现：

第一方面，本发明实施例提供一种叠层芯片封装结构，包括：

基板；

设置在所述基板上的第一芯片；

包覆在所述第一芯片外的第一塑封体；

设置在所述第一塑封体上的第二芯片；

以及，包覆在所述第一塑封体和所述第二芯片外的第二塑封体；

其中，所述第一芯片上具有贯穿所述第一塑封体的第一导电柱，所述第二芯片通过所述第一导电柱与所述第一芯片电连接。

在可选的实施方式中，所述第一芯片通过导热胶贴装在所述基板上。

在可选的实施方式中，所述第一芯片上还设置有贯穿所述第一塑封体的第二导电柱，所述第二导电柱上焊接有第一连接线，所述第一连接线通过所述第二导电柱与所述第一芯片电连接，并与所述基板电连接。

在可选的实施方式中，所述第二芯片为倒装芯片，且所述第二芯片上设置有导电凸点，所述导电凸点与所述第一导电柱连接，以使所述第二芯片与所述第一导电柱电连接。

在可选的实施方式中，所述第二芯片的背面还贴装有散热片。

在可选的实施方式中，所述散热片的四周设置有引脚，所述引脚嵌设在所述第二塑封体内并向着所述第一塑封体延伸。

在可选的实施方式中，所述散热片通过导热胶贴装在所述第二芯片的背面。

在可选的实施方式中，所述第二芯片为正装芯片，并贴装在所述第一塑封体上，且所述第二芯片上设置有第二连接线，所述第二连接线与所述第一导电柱电连接。

第二方面，本发明实施例提供一种叠层芯片封装方法，包括以下步骤：