[发明专利]用于矩阵运算的乘法器阵列和用于卷积运算的乘法器阵列

说明书

一种用于矩阵运算的乘法器阵列和用于卷积运算的乘法器阵列,用于将卷积核矩阵与待卷积矩阵进行卷积计算以获取卷积矩阵的乘法器阵列,包括编码器、查找表LUT、乘法器矩阵。其中，编码器先依次对卷积核矩阵的元素的部分积进行编码以获取部分积查找表，并存储至查找表LUT中。乘法器矩阵包括多个乘法单元，每个乘法单元对待卷积矩阵中的一个元素进行拆分，并将拆分获取的多个拆分单元输入给查找表LUT以获取对应的编码值，再将从查找表LUT中获取的多个编码值求和，最后将每个乘法单元获取的和累加以作为卷积矩阵的一个元素。由于采用LUT查表法乘法器代替用于卷积计算的乘加单元，将乘法计算转化为加法计算，可以大大降低乘法器阵列电路的面积和功耗。

技术领域

本发明涉及电子信息以及深度学习技术领域，具体涉及用于矩阵运算的乘法器阵列和用于卷积运算的乘法器阵列。

背景技术

随着基于神经网络的人工智能解决方案的需求越来越多，在一些移动平台如无人机、机器人等都应用卷积神经网络构建，这些都正在深刻的改变人类的生产和生活方式。而对应在卷积神经网络专用硬件设计研究方面，已有基于CPU、GPU、FPGA、ASIC和RRAM等新型器件的实现方式。从云端到移动端，不同应用场景对卷积神经网络的计算能力提出了不同的需求，再加上卷积神经网络的结构多样、数据量大、计算量大，也给硬件实现神经网络算法设计提出了巨大挑战。其中，卷积神经网络的硬件架构的核心是卷积运算的硬件架构。

在现有技术中，一种是应用传统的数字电路进行卷积神经网络卷积运算的硬件架构的电路设计，如FPGA、ASIC、GPU和CPU等。但随着工艺尺寸的减小，电路节点漏电增大、电源电压降低。在一定的计算精度下，就要消耗大量的电路计算资源和存储资源。即整体电路的功耗、面积、速度和精度等性能不断受到限制。另一种是基于新器件进行CNN硬件电路设计实现，如RRAM等。其中，卷积神经网络(CNN)的卷积层在提取输入数据的特征信息方面非常有效，因此CNN具有很高的识别精度，已经在图像识别和自然语言处理等各个领域都有广泛的应用。自2012年AlexNet出现以来，出现了许多具有不同结构的CNN，以提高网络的识别精度。对于现在几乎所有的CNN加速结构都可以简单地分为乘加器阵列和片上存储器两个部分。乘法器是CNN加速芯片中最重要的计算单元，其消耗的功率在CNN加速器中占主导地位，因此如何对乘加器阵列进行优化以降低功耗和功耗面积积(PAP)是热点的研发方向。

发明内容

本申请提供了一种用于矩阵运算的乘法器阵列和用于卷积运算的乘法器阵列以对现有技术中乘加器阵列的不足。

本申请公开的用于矩阵运算的乘法器阵列和用于卷积运算的乘法器阵列具体实施方案如下：

根据第一方面，一种实施例中提供一种用于矩阵运算的乘法器阵列，用于获取被乘数a与乘数矩阵B相乘的积矩阵P，包括：

编码器，用于将被乘数a的部分积进行编码以获取部分积查找表；所述部分积查找表包括编码地址和编码值，每个所述编码地址对应一个所述编码值；每个所述编码值对应一个被乘数a的部分积；

查找表LUT，存储所述部分积查找表，并依据输入所述查找表LUT的编码地址输出所述编码地址相对应的所述编码值；

乘法器矩阵，包括多个乘法单元；每个所述乘法单元用于对所述乘数矩阵B中的一个元素进行拆分，并将拆分获取的多个拆分单元作为所述编码地址输入给所述查找表LUT以获取对应的编码值，再将从所述查找表LUT中获取的多个所述编码值累加求和，以作为所述积矩阵P的一个元素。

进一步，所述乘法单元包括拆分模块、查表模块和累加模块；

所述拆分模块用于对所述乘数矩阵B中的一个元素进行拆分，以获取多个拆分单元；每个所述拆分单元与所述部分积查找表中的一个所述编码地址相同；

所述查表模块用于将每个所述拆分单元作为编码地址输入给所述查找表LUT以获取相应的编码值；