[发明专利]一种无冗余数据的卷积交织与解交织FPGA实现方法和系统

说明书

一种无冗余数据的卷积交织与解交织FPGA实现方法和系统，包括：对输入数据进行数据拼接，得到拼接后的新数据；通过第一计数器对所述拼接后新数据有效信号进行计数，得到第一计数值；根据第一计数值分别产生第一写分支地址和第一读分支地址，得到卷积交织后的第一输出数据；通过第二计数器和第三计数器对所述卷积交织后的第一输出数据进行计数，得到第二计数值；根据第二计数值分别产生第二写分支地址和第二读分支地址，得到解交织后的第二输出数据。本发明无冗余数据输出的卷积交织匹配无冗余数据输入的卷积解交织，无冗余数据输入的卷积解交织匹配无冗余数据输出的卷积交织。提高系统的吞吐率，卷积解交织无冗余数据输入降低系统的延时。

技术领域

本发明属于数字信号传输领域，特别涉及一种无冗余数据的卷积交织与解交织FPGA实现方法和系统。

背景技术

现代数字通信系统中，传输信道往往受到各种干扰和衰弱影响，所以传输的信号会发生错误。为此一般都会采用信道编码和交织，以提高系统性能。信道编码往往采用前向纠错码(FEC，Forward Error Correction)作外码，而采用交织码作内码。对于随机错误，一般可由信道纠错编码来加以纠正，而对于突发错误，则必须再加上交织技术。即在发射端将所要传输的数据通过交织把顺序打乱，然后在接收端再通过解交织把数据原来的顺序恢复出来。这样就可以把成群的突发错误离散化，转变为随机错误，然后可以通过纠错编码来纠正。

卷积交织是现有交织技术最常用手段。卷积交织由延时成等差递增的I路移位寄存器组成，输入数据依次进入I路不同的输入端，输出数据经过延时从相应路读出。由于延时不同，相邻的输入数据在输出端被离散化。卷积交织的优点是输入输出同步，性能相同的情况下，所需的存储空间是块交织的一半。欧洲的DVB-C系统采用了卷积交织技术，使用12个分支，递增延时单位是17。解交织则是按照与交织相反的方式把数据重新排列回原来的顺序，一般需要与交织相同的存储器，结构上也类似。

目前基于基于FPGA实现的卷积交织与解交织多是对相关的存储单元进行改进，但不管哪种存储方式，目前卷积交织的输出都会包含冗余数据，与之对应的解交织的输入也必须包含冗余数据，因此，卷积交织的输出包含冗余数据会影响系统吞吐率，与之对应的解交织的输入包含冗余数据会影响系统延时。

发明内容

鉴于上述问题，本发明提供一种克服上述问题或者至少部分地解决上述问题的一种无冗余数据的卷积交织与解交织FPGA实现方法和系统。

一种无冗余数据的卷积交织与解交织FPGA实现方法，其特征在于，包括：

S100.对输入数据进行数据拼接，得到拼接后的新数据；

S200.通过第一计数器对所述拼接后新数据有效信号进行计数，得到第一计数值；

S300.根据第一计数值分别产生第一写分支地址和第一读分支地址，得到卷积交织后的第一输出数据；

S400.通过第二计数器和第三计数器对所述卷积交织后的第一输出数据进行计数，得到第二计数值；

S500.根据第二计数值分别产生第二写分支地址和第二读分支地址，得到解交织后的第二输出数据。

进一步地，所述S100具体方法为：对所述输入数据后面加上一定长度l的无效数据0；无效数据0的长度l与交织原理中的分支数(B)和分支长度(L)有关，具体的换算关系为：

l＝[(B–1)+(B-2)+……+1]*L。

进一步地，所述S200方法为：对所述拼接后新数据有效信号进行计数，分别对所述数据的列、行、块进行计数，所述计数规则为首先对列进行计数，列计数的计数范围为0～B-1，当列计数的值等于B-1时，行计数的值加1；行计数的计数范围是0～L-1，当列计数的值等于B-1且行计数的值等于L-1时，块计数的值加1，块计数的计数范围是0～块计数终止值M；其中块计数的终止值计算方式如下：