[发明专利]一种应用于高速模数转换器同步时钟采样的亚稳态检测电路

说明书

本发明公开了一种应用于高速模数转换器同步时钟采样的亚稳态检测电路，包括D触发器DFF2、D触发器DFF3及至少一个D触发器DFF，D触发器DFF2的D端通过一个延迟电路接入RCLK信号，D触发器DFF3的CLK端亦通过一个延迟电路接入MCLK信号，MCLK信号还输入到D触发器DFF2的CLK端，RCLK信号还输入到D触发器DFF3的D端；D触发器DFF2的Q端连接D触发器DFF的D端，D触发器DFF3的Q端连接D触发器DFF的CLK端，D触发器DFF的Q端作为亚稳态检测电路的输出；无需对主时钟进行分频即可进行亚稳态检测，没有鉴相偏差的问题。

技术领域

本发明涉及集成电路技术等领域，具体的说，是一种应用于高速模数转换器同步时钟采样的亚稳态检测电路。

背景技术

高速ADC在实际使用时常常会有多个芯片同时使用，为了让多个芯片间的输出数据以及数据时钟同步，需要一组同步时钟，芯片内部通过主时钟不断采样同步时钟实现芯片间的同步功能。

同步时钟频率一般为主时钟的2^N分频，在主时钟采样同步时钟时可能会出现采样到亚稳态的情况，由于主时钟与同步时钟频率不同，以往的解决思路是先将主时钟2^N分频，得到分频时钟，然后此分频时钟与同步时钟通过鉴相器检测相位差，根据相位差判断采样是否处在亚稳态。此种检测方式需要分频电路，这样会使得输入鉴相器的两个时钟相位与实际采样的主时钟和同步时钟相位有所偏差，导致鉴相偏差，需要给亚稳态判断区域较大的余量。相位差值判断电路一般为鉴相器输出通过RC滤波后接到比较器，这种方式电路使用器件比较多并且比较复杂，信号传输路径较长，稍微有点逻辑延迟匹配就会出现较大偏差，对于皮秒级别的相位差很难鉴别，而且由于比较器失调的存在会导致相位检测存在固定检测偏差。

发明内容

本发明的目的在于提供一种应用于高速模数转换器同步时钟采样的亚稳态检测电路，无需对主时钟进行分频即可进行亚稳态检测，没有鉴相偏差的问题。

本发明通过下述技术方案实现：一种应用于高速模数转换器同步时钟采样的亚稳态检测电路，包括D触发器DFF2、D触发器DFF3及至少一个D触发器DFF，D触发器DFF2的D端通过一个延迟电路接入RCLK信号，D触发器DFF3的CLK端亦通过一个延迟电路接入MCLK信号，MCLK信号还输入到D触发器DFF2的CLK端，RCLK信号还输入到D触发器DFF3的D端；D触发器DFF2的Q端连接D触发器DFF的D端，D触发器DFF3的Q端连接D触发器DFF的CLK端，D触发器DFF的Q端作为亚稳态检测电路的输出。

进一步的为更好地实现本发明，特别采用下述设置结构：所述D触发器DFF为1个以上时，前一个D触发器DFF的Q端与后一个D触发器DFF的D端先连接，且最后一个D触发器DFF的Q端作为亚稳态检测电路的输出，且第一个D触发器DFF的D端连接D触发器DFF2的Q端，任一D触发器DFF的CLK端皆连接D触发器DFF3的Q端。

本发明与现有技术相比，具有以下优点及有益效果：

（1）本发明无需对主时钟进行分频即可进行亚稳态检测，没有鉴相偏差的问题。

（2）本发明使用的器件和实际采样的器件完全相同，保证了在各个温度、电源电压以及工艺角下器件偏差的一致性，使得鉴相可以达到较高的精度。

附图说明

图1为MCLK和RCLK在ADC使用时的连接示意图。

图2为本发明结构示意图。

图3为采样处于亚稳态区域时的示意图。

图4为采样处于非亚稳态区域时的示意图。

图5为本发明的一种优化结构示意图。

具体实施方式

下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。