[发明专利]一种具有闩锁免疫特性的EP-LVTSCR器件

说明书

本发明公开了一种具有闩锁免疫特性的EP‑LVTSCR器件，包括：P型衬底，所述P型衬底上包括有相邻的N阱和P阱；其中，所述N阱内从左至右依次设有第一N+注入区、第一P+注入区和第二P+注入区，所述第一P+注入区和所述第二P+注入区之间的表面设有第一栅氧化层区；所述P阱内从左至右依次设有第二N+注入区、第三P+注入区；所述N阱和所述P阱之间跨接有第三N+注入区，所述第三N+注入区表面设有SAB层；所述第三N+注入区与所述第二N+注入区之间的表面设有第二栅氧化层区；所述第二P+注入区与所述第三N+注入区之间设有第一浅沟槽隔离区。本发明提供的EP‑LVTSCR器件降低了触发电压，提高了维持电压，克服了传统LVTSCR器件结构的闩锁问题。

技术领域

本发明属于半导体集成电路技术领域，具体涉及一种具有闩锁免疫特性的EP-LVTSCR器件。

背景技术

随着半导体集成电路技术的不断发展，半导体器件特征的尺寸不断缩小，导致集成电路中静电放电(ESD)对器件造成损伤。加之先进工艺技术的使用也使ESD保护装置的制造成本大幅提高。因此，设计高性能、鲁棒性好、成本低的ESD保护装置具有重要的实用价值。可控硅(SCR)器件由于其寄生双极性晶体管存在强烈的正反馈效应，因而在小尺寸器件中可维持较高的ESD电流，但是在纳米尺度的CMOS技术中，SCR的触发电压通常高于输入端栅极氧化物的击穿电压，且SCR开启后电压将钳位在2V左右，致使其在ESD防护电路的应用中易发生闩锁效应。因此，该器件无法独立作为集成电路中的一个ESD防护单元。

为了有效地保护CMOS输出缓冲器，目前通常采用一种低压触发式SCR(LVTSCR)，即在传统的SCR中内嵌一个栅极接低电平的NMOS结构或栅极接高电平PMOS结构，以实现更低的触发电压，即插入NMOS/PMOS器件的雪崩击穿触发电压。然而，LVTSCR的维持电压与SCR相近，在应用中同样面临着闩锁效应带来的风险。

针对上述问题，现有的解决方案有如下三种：

在Y.Shan的论文“PLDD/NHALO-assisted low-trigger SCR for high-voltagetolerant ESD protection in foundry CMOS process without extra mask”(IEEEElectron Device Lett，2009)中，在传统LVTSCR器件中添加额外的N-LDD/P-HALO层，有效提升了LVTSCR器件的维持电压。然而，该方案额外添加的层次不属于CMOS工艺的通用层次，所以该器件只能通过特定的工艺实现，因此不能广泛投入产品的应用中。

在J.J.Liou团队的论文“High-holding voltage silicon-controlledrectifier for ESD applications”(IEEE Electron Device Lett，2014)中，在LVTSCR器件中插入浮空N阱区，延长器件内部寄生SCR的导通路径，实现了高维持电压的LVTSCR改进结构。但该方案使器件的导通电阻增大，从而降低了器件的有效ESD防护电流值，致使整体鲁棒性变差。

S.-R.Dong团队的论文“An improved GGNMOS triggered SCR for high holdingvoltage ESD protection applications”(Chin.Phys.B，2015)中，提出了一种将LVTSCR中内嵌的NMOS管漏极与电源端连接的方法，加强了LVTSCR内嵌NMOS管在器件工作中的电流分流比例，削弱了SCR路径的电路大小，提升了器件的维持电压值。但该方案存在着寄生SCR不导通所引起器件鲁棒性大幅度降低的风险。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种具有闩锁免疫特性的EP-LVTSCR器件。本发明要解决的技术问题通过以下技术方案实现：

一种具有闩锁免疫特性的EP-LVTSCR器件，包括：P型衬底，所述P型衬底上包括有相邻的N阱和P阱；其中，