[发明专利]承受电气过应力故障条件的应用的耐高压电路架构

说明书

本公开涉及承受电气过应力故障条件的应用的耐高压电路架构。公开一种具有耐高压电过载电路架构的半导体芯片。半导体芯片的一个实施方案包括信号焊盘、接地焊盘、与信号焊盘电连接的核心电路以及堆叠晶闸管保护装置。堆叠的晶闸管包括电堆叠在信号焊盘与接地焊盘之间的第一晶闸管和电阻式晶闸管，相对于仅采用晶闸管的实施方式，这提高了电路的保持电压。另外，所述电阻式晶闸管包括交叉耦合和在所述PNP双极晶体管的集电极和所述NPN双极晶体管的集电极之间的电连接的PNP双极晶体管和NPN双极晶体管。这允许电阻式晶闸管基于电流水平显示晶闸管特性和电阻特性。

相关申请的交叉引用

本申请要求于2019年5月30日提交的题为“承受电气过应力故障条件的应用的耐高压电路架构”的美国临时专利申请No.62/854,793的优先权，其全部内容通过引用合并于此。

技术领域

本发明的实施方案涉及电子系统，并且更具体地，涉及以低压技术实现并且经受系统级电磁兼容性(EMC)故障条件的耐高压电路架构。

背景技术

某些电子系统可承受电超负荷事件，或者承受持续时间短的电压和高功率变化的电信号。电气过应力事件包括，例如，由于电荷从物体或人突然释放到电子系统而引起的电气过应力(EOS)和静电放电(ESD)。此外，电气过应力事件还包括因一件电子设备的运行而产生的EMC故障情况，会对另一件电子设备的运行产生不利影响。

电气过应力事件可能会在IC的相对较小的区域中产生过压状况和高水平的功耗，从而损坏或破坏集成电路(IC)。高功耗会提高IC温度，并可导致许多问题，例如栅氧化层击穿、结损坏、金属损坏和表面电荷积聚。

发明内容

公开了用于经受EMC故障条件的应用的高耐压电路架构。在本公开的某些实施方式中，半导体芯片包括信号焊盘、接地焊盘、与信号焊盘电连接的核心电路以及用于保护核心电路免于过应力的的堆叠晶闸管保护装置。堆叠的晶闸管包括电堆叠在信号焊盘和接地焊盘之间的第一晶闸管和电阻式晶闸管，相对于仅采用晶闸管的实施方式，这提高了电路的保持电压。电阻式晶闸管包括交叉耦合和在所述PNP双极晶体管的集电极和所述NPN双极晶体管的集电极之间的电连接的PNP双极晶体管和NPN双极晶体管。以这种方式连接双极晶体管的集电极使电阻式晶闸管基于电流水平显示出晶闸管特性和电阻特性。此外，通过在堆叠的晶闸管保护结构中包括电阻式晶闸管，相对于仅包括晶闸管的实施方式，堆叠的晶闸管保护结构的保持电压得以提高。此外，可以在几乎不影响触发电压的情况下实现保持电压的提高。

在一方面，半导体芯片包括第一焊盘、第二焊盘、核心电路和堆叠晶闸管保护装置。核心电路电连接到第一焊盘。堆叠晶闸管保护装置被配置为保护所述核心电路免受电过应力的影响，并且包括在所述第一焊盘和所述第二焊盘之间堆叠电连接的第一晶闸管和电阻式晶闸管。堆叠晶闸管保护装置内的电阻式晶闸管包括交叉耦合和在所述PNP双极晶体管的集电极和所述NPN双极晶体管的集电极之间的电连接的PNP双极晶体管和NPN双极晶体管。该实现导致具有高耐压和高电流处理能力的半导体芯片。

在另一方面，电阻式晶闸管包括阳极端子、阴极端子、n-型半导体阱区(NW)和p-型半导体阱区(PW)。NW被配置为作为PNP双极晶体管的基极并且包括p-型有源(P+)阳极区域。P+阳极区域连接到阳极端子并被配置为作为PNP双极晶体管的发射器、连接到阳极端子的n-型有源(N+)阳极区域、和N+旁路区域。PW被配置为作为与所述PNP双极晶体管交叉耦合的NPN双极晶体管的基极。PW包括连接到所述阴极端子并配置为作为NPN双极晶体管的发射器的N+阴极区域、连接到所述阴极端子的P+阴极端子、和P+旁路区域。金属导体将所述P+旁路区域连接到所述N+旁路区域，使得所述PNP双极晶体管的集电极连接到所述NPN双极晶体管的集电极。