[发明专利]3D存储器件及其制造方法

权利要求书

1.一种3D存储器件，其特征在于，包括：

衬底，所述衬底上形成有掺杂阱区；

叠层结构，位于所述衬底的第一表面上，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

贯穿所述叠层结构的多个沟道柱；

停止层，位于所述沟道柱底部与所述衬底的所述掺杂阱区之间；以及

多个通孔，贯穿所述衬底，从所述衬底的第二表面上分别延伸至每个所述沟道柱的底部，多个所述通孔通过所述停止层连接所述沟道柱底部，且所述通孔内填充有半导体材料，

其中，所述第一表面和所述第二表面为所述衬底的相对的两个表面，所述多个沟道柱的底部通过所述半导体材料和所述掺杂阱区形成共源极连接。

2.根据权利要求1所述的3D存储器件，其中，所述掺杂阱区从所述衬底的第一表面向内部延伸。

3.根据权利要求1所述的3D存储器件，其中，所述停止层为高功函数电介质层。

4.根据权利要求3所述的3D存储器件，其中，所述停止层包括氧化铝层，所述半导体材料包括多晶硅。

5.根据权利要求1所述的3D存储器件，还包括：

导电通道，贯穿所述叠层结构，与位于所述叠层结构远离所述衬底的一侧的CMOS电路或外围电路形成电连接；以及

位线，位于所述沟道柱的顶部，与所述沟道柱形成电连接。

6.根据权利要求5所述的3D存储器件，其中，所述掺杂阱区覆盖多个所述沟道柱，多个所述沟道柱分别与多条所述位线对应连接。

7.一种3D存储器件的制造方法，包括：

在衬底上形成掺杂阱区；

在所述衬底的第一表面上形成停止层和叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

形成贯穿所述叠层结构的多个沟道柱，所述停止层位于所述沟道柱底部与所述衬底的所述掺杂阱区之间；

形成分别从所述衬底的第二表面上向每个所述沟道柱的底部延伸的，且贯穿所述衬底通过所述停止层连接所述沟道柱底部的多个通孔；以及

向所述通孔内填充半导体材料，其中，所述多个沟道柱的底部通过所述半导体材料和所述掺杂阱区形成共源极连接，所述第一表面和所述第二表面为所述衬底的相对的两个表面。

8.根据权利要求7所述的制造方法，其中，所述掺杂阱区从所述衬底的第一表面向内部延伸。

9.根据权利要求8所述的制造方法，其中，所述掺杂阱区为P型掺杂。

10.根据权利要求7所述的制造方法，其中，所述停止层为高功函数电介质层。

11.根据权利要求7所述的制造方法，还包括：

形成贯穿所述叠层结构的导电通道，所述导电通道与位于所述叠层结构远离所述衬底的一侧的CMOS电路或外围电路形成电连接；以及在所述沟道柱顶部形成位线，与所述沟道柱形成电连接。

12.根据权利要求11所述的制造方法，其中，所述掺杂阱区覆盖多个所述沟道柱，多个所述沟道柱分别与多条所述位线对应连接。

13.根据权利要求7所述的制造方法，其中，形成所述停止层的步骤包括：

在所述衬底的第一表面上沉积一层停止层；

在所述停止层上方形成叠层结构；

形成贯穿所述叠层结构的多个沟道柱和通道孔；以及

沿所述通道孔的底部对所述停止层进行刻蚀，保留位于所述沟道柱底部的部分停止层。