[发明专利]一种高密度芯片的扇出型封装结构及其制备方法

说明书

本发明公开了一种高密度芯片的扇出型封装结构，包括被塑封层塑封的硅基转接板，与被塑封的硅基转接板触点电连接的重新布线层，以及设置于重新布线层表面的锡球，所述硅基转接板包括至少三层二氧化硅互联层，被其中一层表层二氧化硅层包裹的多片硅片以及贯穿三层二氧化硅和硅片空隙的金属互联柱，金属互联柱间间距为5～50um。本发明还公开了此种高密度芯片的扇出型封装结构的制备方法。采用本发明的设计方案，实现了对具有超精细引脚结构的高密度芯片进行扇出型集成封装的工艺结构，弥补了目前常规的扇出型封装技术在该方面的不足，扩展了扇出型封装技术的应用范围和领域。

技术领域

本发明涉及半导体封装技术领域，特别是一种高密度芯片的扇出型封装结构及其制备方法。

背景技术

随着人工智能(AI)和大数据(Big data)处理等相关领域的快速发展，芯片所要传输和高速交互处理的数据量以及数据种类变得越来越多，因此应用于该领域的芯片常常具有数量巨大的引脚(几百甚至上千个)，但同时又由于芯片和系统小型化、便携化的要求，因此这些芯片通常具有非常精细的引脚(引脚大小和间距仅有几个微米左右)。当把这些不同的芯片进行互联组合成一个功能模组时，芯片引脚之间的互联路径要尽可能短从而实现低延时、低功耗，因此芯片引脚间的互联走线精度要比较高(尽可能小的线宽、线距)才行。

目前针对此类超高密度芯片的多芯片集成封装，业界通常采用硅穿孔(TSV)和基板(substrate或者PCB)的方式将最终的信号引脚引出形成一个独立的模组。这种采用了基板的封装方式，有两个缺点：一来由于基板本身具有较大的厚度(约为250～500um甚至更大)，而最终的封装模组是包含基板在内的，因此模组的厚度比较大；二来，基板内部的互联引线的线宽精度比较有限(7～15um范围)，从而使得互联走线的密度受到了较大的限制，导致互联路径较长，信号的延时和功耗不能得到较好的控制。

业界目前流行的扇出型封装技术，是采用在重构晶圆(recon wafer)上制作RDL重新布线层的方式来实现芯片的互联与封装，为多芯片的集成封装提供了很好的平台，但是目前现有的传统扇出型封装技术中(例如eWLB等)，其RDL重新布线层的精度有限，无法对高密度芯片中只有几个微米间距的非常精细的引脚进行互联，或者由于布线精度有限而使得封装体的面积较大，并存在工序繁多、可靠性不高等一些问题。

发明内容

发明目的：本发明的目的在于解决现有的传统扇出型封装在针对多个具有高密度引脚的芯片进行集成封装时存在不足的问题。

技术方案：为解决上述问题，本发明提供以下技术方案：

一种高密度芯片的扇出型封装结构，包括被塑封层塑封的硅基转接板，与被塑封的硅基转接板触点电连接的重新布线层，以及设置于重新布线层表面的锡球，所述硅基转接板包括至少三层二氧化硅互联层，被其中一层表层二氧化硅层包裹的多片硅片以及贯穿三层二氧化硅和硅片空隙的金属互联柱，金属互联柱间间距为5～50um。

进一步地，所述金属互联柱碑廓位于第一二氧化硅互联层中的第一金属互联柱，位于第二二氧化硅互联层中的第二金属互联柱以及位于第三二氧化硅互联层中的第三金属互联柱，作为焊盘的第一金属互联柱相互间间距为5～20um，作为联结柱的第三金属互联柱相互间间距为10～50um，高度为30～100um，用于联结第一金属互联柱和第三金属互联柱的第二金属互联柱线宽为0.1～1um。

进一步地，至少包含两层第二二氧化硅互联层，互相间通过第二金属互联柱连接。

一种高密度芯片的扇出型封装结构的制备方法，包括以下步骤：

1)采用二氧化硅作为基底并通过光刻、刻蚀和气相沉积的方法制作硅基转接板整板；

2)在硅基转接板整板上贴装芯片，并将硅基转接板整板切割为多个具有单独硅基转接板的封装单元；

3)将切割下来的封装单元贴装在贴附有临时键合胶的临时承载片上；