[发明专利]集成电路（IC）和用于形成集成电路的方法

说明书

本申请的各个实施例涉及IC器件和相关的形成方法。在一些实施例中，存储区域和逻辑区域集成在衬底中。存储单元结构设置在存储区域上。多个逻辑器件设置在逻辑区域的多个逻辑子区域上。第一逻辑器件设置在第一逻辑子区域的第一上表面上。第二逻辑器件设置在第二逻辑子区域的第二上表面上。第三逻辑器件设置在第三逻辑子区域的第三上表面上。逻辑子区域的第一、第二和第三上表面的高度单调减小。通过将逻辑器件布置在衬底的多个凹进位置，可以提高设计灵活性，并且更适合具有多个工作电压的器件。本发明的实施例还涉及集成电路(IC)和用于形成集成电路的方法。

技术领域

本发明的实施例涉及集成电路(IC)和用于形成集成电路的方法。

背景技术

在过去的几十年中，集成电路(IC)制造业经历了指数型增长。随着IC的发展，功能密度(即，每芯片区域的互连器件的数量)通常已经增加，而几何尺寸(即，可以创建的最小组件(或线))已经减小。IC发展的一些进步包括嵌入式存储技术。嵌入式存储技术是将存储器件与逻辑器件集成在同一半导体芯片上，从而使得存储器件支持逻辑器件的操作。嵌入式存储器IC包括在不同电压下工作的多个逻辑器件。

发明内容

本发明的一些实施例提供了一种集成电路(IC)，包括：集成在衬底中的存储区域、逻辑区域和所述存储区域和所述逻辑区域之间的边界区域；存储单元结构，设置在所述存储区域上；以及多个逻辑器件，设置在所述逻辑区域的多个逻辑子区域上，包括：第一逻辑器件，设置在第一逻辑子区域的第一上表面上，并且被配置为在第一电压下工作，并且包括通过第一逻辑栅极电介质与所述衬底分隔开的第一逻辑栅电极；第二逻辑器件，设置在第二逻辑子区域的第二上表面上，并且被配置为在第二电压下工作，并且包括通过第二逻辑栅极电介质与所述衬底分隔开的第二逻辑栅电极；以及第三逻辑器件，设置在第三逻辑子区域的第三上表面上，并且被配置为在第三电压下工作，并且包括通过第三逻辑栅极电介质与所述衬底分隔开的第三逻辑栅电极；其中，所述第一电压、所述第二电压和所述第三电压单调减小，并且其中，所述第一逻辑栅极电介质、所述第二逻辑栅极电介质和所述第三逻辑栅极电介质的厚度单调减小；其中，所述逻辑子区域的所述第一上表面、所述第二上表面和所述第三上表面的高度单调减小。

本发明的另一些实施例提供了一种用于形成集成电路(IC)的方法，所述方法包括：提供包括存储区域和与所述存储区域相邻的逻辑区域的衬底，其中，所述逻辑区域具有多个逻辑子区域；形成并且图案化第一掩模层以暴露第一逻辑子区域和所述存储区域并且覆盖第二逻辑子区域和第三逻辑子区域，并且其中，所述第一逻辑子区域具有被配置为在第一电压下工作的第一逻辑器件，所述第二逻辑子区域具有被配置为在第二电压下工作的第二逻辑器件，并且所述第三逻辑子区域具有被配置为在第三电压下工作的第三逻辑器件；实施第一凹进工艺，以将所述第一逻辑子区域和所述存储区域的顶面降低至所述衬底的顶面下方的第一凹进位置；在所述衬底的所述存储区域上形成存储单元结构；以及实施第二凹进工艺，以将所述第二逻辑子区域的顶面降低至所述衬底的顶面下方的第二凹进位置。

本发明的又一些实施例提供了一种集成电路(IC)，包括：存储区域和逻辑区域，集成在衬底中并且通过边界区域连接；存储单元结构，设置在所述存储区域上；以及多个逻辑器件，设置在所述逻辑区域的多个逻辑子区域上，其中，第一逻辑器件设置在第一逻辑子区域的第一上表面上，第二逻辑器件设置在第二逻辑子区域的第二上表面上，并且第三逻辑器件设置在第三逻辑子区域的第三上表面上；其中，所述第一上表面位于比所述第二上表面低并且比与所述存储区域的顶面共面的所述第三上表面更低的位置。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图3示出了用于形成嵌入式存储器集成电路(IC)的方法的一些实施例的一系列截面图。