[发明专利]半导体器件

说明书

一种半导体器件包括存储体组控制电路和存储体组。存储体组控制电路基于在内部芯片选择信号具有第一逻辑电平的情况下输入的内部命令/地址信号来生成存储体组使能信号、第一列控制信号和第二列控制信号。存储体组包括第一存储体至第四存储体和公共电路。公共电路基于存储体组使能信号以及第一列控制信号和第二列控制信号来对第一存储体至第四存储体中的至少两个执行列操作。

相关申请的交叉引用

本申请要求2019年12月19日提交的申请号为10-2019-0171268的韩国申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的实施例涉及半导体器件，所述半导体器件包括共享用于执行列操作的电路的多个存储体。

背景技术

通常，诸如动态随机存取存储器(DRAM)的每种半导体器件都可以包括多个存储体组，这些存储体组由按地址选择的单元阵列组成。每个存储体组可以包括多个存储体。半导体器件可以选择多个存储体组中的任意一个，并且可以执行列操作，以经由输入/输出(I/O)线输出储存在选中的存储体组所包括的单元阵列中的数据。

发明内容

根据一个实施例，一种半导体器件包括存储体组控制电路和存储体组。存储体组控制电路被配置为基于在内部芯片选择信号具有第一逻辑电平的情况下输入的内部命令/地址信号来生成存储体组使能信号、第一列控制信号和第二列控制信号。存储体组被配置为包括第一存储体至第四存储体和公共电路。所述公共电路基于所述存储体组使能信号以及所述第一列控制信号和所述第二列控制信号来对所述第一存储体至所述第四存储体中的至少两个执行列操作。

根据另一个实施例，一种半导体器件包括存储体组控制电路和核心电路。存储体组控制电路被配置为基于在内部芯片选择信号具有第一逻辑电平的情况下输入的内部命令/地址信号来生成存储体组使能信号、第一列控制信号和第二列控制信号。核心电路被配置为包括第一存储体组和第二存储体组。在第一公共电路和第二公共电路中的任意一个通过所述存储体组使能信号以及所述第一列控制信号和所述第二列控制信号而被激活以执行列操作之后，第三公共电路和第四公共电路中的任意一个通过所述存储体组使能信号以及所述第一列控制信号和所述第二列控制信号被激活以执行所述列操作，所述第一公共电路和所述第二公共电路连接至所述第一存储体组的存储体，所述第三公共电路和所述第四公共电路连接至所述第二存储体组的存储体。

附图说明

图1是图示根据本公开的一个实施例的半导体系统的配置的框图。

图2是图示包括在图1的半导体系统中的半导体器件的配置的框图。

图3是图示包括在图2的半导体器件中的存储体组控制电路的配置的框图。

图4是图示根据本公开的一个实施例的用于执行半导体系统的操作的芯片选择信号和命令地址的图表。

图5是图示包括在图3的存储体组控制电路中的内部地址生成电路的配置的框图。

图6是图示包括在图5的内部地址生成电路中的地址传输电路的配置的框图。

图7是图示包括在图6的地址传输电路中的第一地址传输电路的配置的电路图。

图8是图示包括在图6的地址传输电路中的第二地址传输电路的配置的电路图。

图9是图示包括在图2的半导体器件中的第一存储体组的配置的框图。

图10是图示包括在图2的半导体器件中的第三存储体组的配置的框图。

图11是图示根据本公开的一个实施例的在半导体系统的写入操作和读取操作期间执行的列操作的时序图。

图12是图示包括图1至图11中所示的半导体系统的电子系统的配置的框图。

具体实施方式