[发明专利]芯片堆叠的半导体封装件及其制造方法

权利要求书

1.一种芯片堆叠的半导体封装件，包括：

第一芯片，其包括第一检测焊盘和第二检测焊盘；

第二芯片，其设置在所述第一芯片上，所述第二芯片包括面对所述第一检测焊盘的第三检测焊盘和面对所述第二检测焊盘的第四检测焊盘；以及

第一介质和第二介质，所述第一介质设置在所述第一检测焊盘与所述第三检测焊盘之间，以通过所述第一介质将所述第一检测焊盘连接到所述第三检测焊盘，所述第二介质与所述第一介质不同，所述第二介质设置在所述第二检测焊盘与所述第四检测焊盘之间，以通过所述第二介质将所述第二检测焊盘连接到所述第四检测焊盘。

2.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一介质为焊料凸块，并且所述第二介质为底部填充物或密封剂。

3.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第三检测焊盘和所述第四检测焊盘经由所述第二芯片中的导电线彼此连接。

4.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一芯片包括：

芯片区域，所述第一检测焊盘和所述第二检测焊盘设置在所述芯片区域上，

划线区域，其与所述芯片区域相邻，以及

多条导电线，其形成在所述划线区域上，并被构造为电连接所述第一检测焊盘和所述第二检测焊盘。

5.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一芯片包括：

芯片区域，所述第一检测焊盘和所述第二检测焊盘设置在所述芯片区域上，

划线区域，其与所述芯片区域相邻，

第一测试端子，其经由形成在所述划线区域上的第一导电线电连接到所述第一检测焊盘，以及

第二测试端子，其经由形成在所述划线区域上的第二导电线电连接到所述第二检测焊盘。

6.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一芯片还包括：多个第一芯片焊盘，其中，所述第一检测焊盘和所述第二检测焊盘的各自的平面尺寸大于所述多个第一芯片焊盘中的每一个的平面尺寸，并且

其中，所述第二芯片还包括：多个第二芯片焊盘，其中，所述第三检测焊盘和所述第四检测焊盘的各自的平面尺寸大于所述多个第二芯片焊盘中的每一个的平面尺寸。

7.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第二检测焊盘与所述第四检测焊盘之间的水平重叠面积指示堆叠精度，并且其中，所述第二检测焊盘与所述第四检测焊盘之间的水平重叠面积为所述第二检测焊盘或所述第四检测焊盘的面积的39％至100％。

8.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一芯片与所述第二芯片之间的接合间隙为所述第二检测焊盘与所述第四检测焊盘之间的参考接合间隙的1/2至3/2。

9.一种芯片堆叠的半导体封装件，包括：

第一芯片，其包括第一检测焊盘、第二检测焊盘、第一测试端子和第二测试端子，所述第一测试端子电连接到所述第一检测焊盘，并且所述第二测试端子电连接到所述第二检测焊盘；以及

第二芯片，其设置在所述第一芯片上，并且在所述第一芯片与所述第二芯片之间具有间隙，并且所述第二芯片包括面对所述第一检测焊盘的第三检测焊盘和面对所述第二检测焊盘的第四检测焊盘，

其中，所述第三检测焊盘与所述第一检测焊盘重叠，并通过介质连接到所述第一检测焊盘，

其中，所述第四检测焊盘通过所述介质不连接到所述第二检测焊盘，

其中，所述第四检测焊盘经由导电线电连接到所述第三检测焊盘，并且

其中，所述第一测试端子和所述第二测试端子被构造为测量所述第二检测焊盘与所述第四检测焊盘之间的电容。