[发明专利]阻抗校正电路

说明书

本发明提供一种阻抗校正电路。阻抗校正电路包括第一校正电路、第二校正电路以及控制电路。第一校正电路适于通过校正接垫耦接至外接电阻，并依据第一控制信号以及外接电阻的电阻值以产生第一电压。第二校正电路依据第一控制信号以及第二控制信号以产生第二电压。控制电路用以比较第一电压以及参考电压以获得第一比较结果，以及比较第一电压以及第二电压以获得第二比较结果，并且依据第一比较结果以产生第一控制信号，并依据第二比较结果以产生第二控制信号。

技术领域

本发明涉及一种存储器装置，尤其涉及一种阻抗校正电路。

背景技术

在现有的存储器技术中，当介于存储器装置间的传输线的输出阻抗以及存储器装置的输出电路的输出阻抗无法相互匹配时，传输至输出电路的信号将会发生信号反射的问题，进而影响存储器装置间的信号或数据传输的质量。

因此，存储器装置通常会执行ZQ校正操作，来产生出能够最佳化输出电路的输出阻抗的控制信号，以使输出电路得以通过此控制信号来精准地控制阻抗值，并使存储器装置间的传输线的输出阻抗以及输出电路的输出阻抗能够相互匹配。然而，现有技术通常必须先针对校正电路中的上拉电路进行校正，以获得用以最佳化输出电路的上拉电路的控制信号之后，才能够接着针对校正电路中的下拉电路进行校正，以获得用以最佳化输出电路的下拉电路的控制信号。

在此情况下，现有的存储器装置在执行ZQ校正操作时，将会花费较长的校正时间，进而影响了存储器装置的操作质量。

发明内容

本发明提供一种阻抗校正电路，能够同时对第一校正电路以及第二校正电路进行校正动作，以获得用以最佳化存储器装置的输出电路的输出阻抗的控制信号，进而有效地降低阻抗校正电路的处理时间。

本发明的阻抗校正电路包括第一校正电路、第二校正电路以及控制电路。第一校正电路适于通过校正接垫耦接至外接电阻，并依据第一控制信号以及外接电阻的电阻值以产生第一电压。第二校正电路依据第一控制信号以及第二控制信号以产生第二电压。控制电路用以比较第一电压以及参考电压以获得第一比较结果，以及比较第一电压以及第二电压以获得第二比较结果，并且依据第一比较结果以产生第一控制信号，并依据第二比较结果以产生第二控制信号。

基于上述，本发明诸实施例所述阻抗校正电路可利用第一校正电路依据第一控制信号来校正第一晶体管的电阻值，以使第一晶体管的电阻值相同于外接电阻的电阻值，并且同时利用第二校正电路依据第一以及第二控制信号来校正第二以及第三晶体管的电阻值，以使第二以及第三晶体管的电阻值同样能够相同于外接电阻的电阻值。如此一来，阻抗校正电路可以同时将符合第一至第三晶体管的电阻值实质上相同于外接电阻的电阻值所对应的第一以及第二控制信号提供至存储器装置的输出电路，以最佳化所述输出电路的输出阻抗，并有效地降低阻抗校正电路的处理时间。

附图说明

图1是依照本发明一实施例的阻抗校正电路的电路示意图；

图2是依照本发明一实施例的控制信号的时序图；

图3是依照本发明另一实施例的控制信号的时序图；

图4是依照本发明另一实施例说明图1所示的阻抗校正电路的局部电路示意图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

图1是依照本发明一实施例的阻抗校正电路100的电路示意图。请参照图1，阻抗校正电路100包括校正电路110、120以及控制电路130。在本实施例中，阻抗校正电路100可以被设置于存储器装置中，并且阻抗校正电路100所产生的控制信号CODEP、CODEN可以被提供至存储器装置的输出电路，以最佳化所述输出电路的输出阻抗。藉此，所述输出电路的输出阻抗即可通过最佳化的控制信号CODEP、CODEN来调整至最佳值。