[发明专利]图形计算环境中使用偏导数像素着色器指令的针对可变速率着色的梯度近似

说明书

描述了一种用于在图形计算环境中使用偏导数像素着色器指令促进针对可变速率着色的梯度近似的机构。如本文所述，实施例的装置包括一个或多个处理器，以用于在图形计算环境中使用偏导数像素着色器指令促进针对可变速率着色的梯度近似。

技术领域

本文描述的实施例一般涉及计算机。更特定地，描述了用于促进在图形计算环境中使用偏导数像素着色器指令的针对可变速率着色的梯度近似的实施例。

背景技术

可变速率着色(VRS)或粗略像素着色(CPS)是指一种用于实现跨渲染的图像以变化速率分配渲染性能和/或功率以便以一定视觉质量为代价优化总体性能的技术。利用VRS，可以以比像素更粗略的频率执行着色，其中一组像素可以作为单个单元着色，并且然后将结果作为单个恒定值广播到组中的所有样本。

传统的技术，着色器内过滤技术（如VRS），使用被有效地看作点过滤器的技术，例如，其中相同的值被广播到组中的所有样本。除了不精确之外，这种传统技术中的块对齐在屏幕空间中是恒定的，并且对于所有绘制调用都是相同的，因此结果是在场景对象运动下的视觉上不协调的马赛克效果。在一些传统技术中，将后处理过滤解决方案应用于VRS输出，但是这种情况对于避免跨几何边界的模糊变得困难且高成本。

附图说明

在附图的各图中，通过示例而非限制的方式示出了实施例，在附图中，相同的附图标记指代相似的元件。

图1是根据实施例的处理系统的框图。

图2是具有一个或多个处理器核、集成存储器控制器和集成图形处理器的处理器的实施例的框图。

图3是图形处理器的框图，该图形处理器可以是分立的图形处理单元，或者可以是与多个处理核集成的图形处理器。

图4是根据一些实施例的图形处理器的图形处理引擎的框图。

图5是根据一些实施例的图形处理器核的硬件逻辑的框图。

图6A-6B示出了根据一些实施例的包括在图形处理器核中采用的处理元件阵列的线程执行逻辑。

图7是示出根据一些实施例的图形处理器指令格式的框图。

图8是图形处理器的另一实施例的框图。

图9A是示出根据实施例的图形处理器命令格式的框图。

图9B是示出根据实施例的图形处理器命令序列的框图。

图10示出了根据一些实施例的数据处理系统的示例性图形软件架构。

图11A是示出了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统的框图。

图11B示出了根据一些实施例的集成电路封装组件的截面侧视图。

图12是示出根据实施例的可以使用一个或多个IP核来制造的示例性片上系统集成电路的框图。

图13A-13B是示出根据本文所述实施例的用于在片上系统(SoC)内使用的示例性图形处理器的框图。

图14A-14B示出了根据本文描述的实施例的另外示例性图形处理器逻辑。

图15示出了根据一个实施例的托管梯度近似过滤机构和一个或多个梯度近似过滤组件的计算设备。

图16示出了根据一个实施例的具有VRS和不具有VRS的分类和过滤结果。

图17示出了根据一个实施例的硬件VRS实现中的块伪像。

图18示出了根据一个实施例的灰度级像素颜色值和像素数据行。

图19示出根据一个实施例的每2×2粗略像素四元组获得的梯度以及精细像素位置处的内插和外插。