[发明专利]一种存储体冲突优化方法、并行处理器及电子设备

权利要求书

1.一种存储体冲突优化方法，其特征在于，包括：

在对位于流水线最前端的当前指令组中存在Bank冲突的同一个Bank中的目标指令进行处理时，确定处理所述目标指令时剩余的空闲Bank；所述存在Bank冲突的同一个Bank中的目标指令为，指令地址指向存在Bank冲突的同一个Bank的指令；

获取所述流水线中指令地址指向所述空闲Bank，且与所述当前指令组之间的距离最近的一个指令组，得到目标指令组；

按照优先级顺序将所述目标指令组中的指令分配给与该指令地址对应的空闲Bank进行处理。

2.根据权利要求1所述的方法，其特征在于，在按照优先级顺序将所述目标指令组中的指令分配给与该指令地址对应的空闲Bank进行处理之前，所述方法还包括：

确定所述目标指令组存在Bank冲突。

3.根据权利要求1所述的方法，其特征在于，所述方法还包括：

当所述当前指令组位于最大流水线的位置，且所述当前指令组中存在Bank冲突的指令未处理完时，停止新的指令组输入所述流水线；所述最大流水线的位置为：所述流水线的最大容纳量处的位置。

4.根据权利要求3所述的方法，其特征在于，在停止新的指令组输入所述流水线之后，所述方法还包括：

当位于所述最大流水线的位置的当前指令组中存在Bank冲突的指令全部处理完时，重新恢复指令组输入所述流水线。

5.根据权利要求1所述的方法，其特征在于，在确定处理所述目标指令时剩余的空闲Bank之前，所述方法还包括：

将待处理指令包中的每一组操作指令按照优先级顺序依次输入所述流水线中。

6.根据权利要求1-5中任一项所述的方法，其特征在于，在按照优先级顺序将所述目标指令组中的指令分配给与该指令地址对应的空闲Bank进行处理之后，所述方法还包括：

对各个Bank的输出结果进行排序，待得到同一指令组的全部输出结果时，将该指令组对应的各个输出结果输出。

7.一种并行处理器，其特征在于，包括：

存储体Bank；

指令流水线单元，用于暂存输入的指令组；

指令控制单元，用于在对位于流水线最前端的当前指令组中存在Bank冲突的同一个Bank中的目标指令进行处理时，确定处理所述目标指令时剩余的空闲Bank；获取所述流水线中指令地址指向所述空闲Bank，且与所述当前指令组之间的距离最近的一个指令组，得到目标指令组；按照优先级顺序将所述目标指令组中的指令分配给与该指令地址对应的空闲Bank进行处理；其中：所述存在Bank冲突的同一个Bank中的目标指令为，指令地址指向存在Bank冲突的同一个Bank的指令。

8.根据权利要求7所述的并行处理器，其特征在于，所述指令控制单元，还用于在按照优先级顺序将所述目标指令组中的指令分配给与该指令地址对应的空闲Bank进行处理之前，确定所述目标指令组存在Bank冲突。

9.根据权利要求7所述的并行处理器，其特征在于，所述指令控制单元，还用于当所述当前指令组位于最大流水线的位置，且所述当前指令组中存在Bank冲突的指令未处理完时，停止新的指令组输入所述流水线；所述最大流水线的位置为：所述流水线的最大容纳量处的位置。

10.根据权利要求9所述的并行处理器，其特征在于，所述指令控制单元，还用于在停止新的指令组输入所述流水线之后，当位于所述最大流水线的位置的当前指令组中存在Bank冲突的指令全部处理完时，重新恢复指令组输入所述流水线。

11.根据权利要求7所述的并行处理器，其特征在于，所述指令控制单元，还用于在确定处理所述目标指令时剩余的空闲Bank之前，将待处理指令包中的每一组操作指令按照优先级顺序依次输入所述流水线中。