[发明专利]半导体器件

权利要求书

1.一种半导体器件，包括：

在衬底上的逻辑单元，所述逻辑单元包括在第一方向上间隔开的第一有源区域和第二有源区域；

在所述第一有源区域上的第一有源图案和在所述第二有源区域上的第二有源图案，所述第一有源图案和所述第二有源图案在与所述第一方向交叉的第二方向上延伸；

在所述第一有源图案的上部的第一源极/漏极图案和在所述第二有源图案的上部的第二源极/漏极图案；

多个栅电极，跨越所述第一有源图案和所述第二有源图案并且在所述第一方向上延伸，所述栅电极在所述第二方向上以第一节距排列；

多个第一配线，在所述栅电极上的第一层间电介质层中，所述第一配线中的每个电连接到所述第一源极/漏极图案、所述第二源极/漏极图案或所述栅电极，所述第一配线在所述第二方向上彼此平行地延伸；以及

多个第二配线，在所述第一层间电介质层上的第二层间电介质层中，所述第二配线在所述第一方向上彼此平行地延伸，

其中

所述第一配线包括第一至第三引脚配线，

所述第二配线包括第一至第三布线配线，

所述第一至第三引脚配线分别电连接到所述第一至第三布线配线，

所述第一至第三引脚配线中的每个在所述第二方向上的长度小于所述第一节距的两倍，

第一重叠区域被限定，在所述第一重叠区域中所述第一至第三引脚配线中的相邻的引脚配线在所述第一方向上彼此重叠，以及

所述第一重叠区域在所述第二方向上的长度小于所述第一节距。

2.根据权利要求1所述的半导体器件，其中

所述第一配线在所述第一方向上以第二节距排列，

所述第二配线在所述第二方向上以第三节距排列，

所述第三节距小于所述第一节距，以及

所述第三节距大于所述第二节距。

3.根据权利要求2所述的半导体器件，其中所述第一重叠区域在所述第二方向上的所述长度小于所述第三节距。

4.根据权利要求2所述的半导体器件，其中第二重叠区域被限定，在所述第二重叠区域中所述第一至第三引脚配线在所述第一方向上彼此重叠，

其中所述第二重叠区域在所述第二方向上的长度小于所述第三节距。

5.根据权利要求1所述的半导体器件，其中第一至第三下配线轨迹在第一金属层上，

其中所述第一至第三引脚配线分别在所述第一至第三下配线轨迹上。

6.根据权利要求1所述的半导体器件，其中所述逻辑单元具有第一单元边界和与所述第一单元边界相反的第二单元边界，

其中所述第一单元边界和所述第二单元边界在所述第二方向上延伸，以及

其中所述第一至第三布线配线中的每个越过所述第一单元边界和所述第二单元边界中的至少一个，所述第一至第三布线配线中的每个延伸到所述逻辑单元之外。

7.根据权利要求6所述的半导体器件，其中所述第一配线还包括在所述第一单元边界上的第一电源配线和在所述第二单元边界上的第二电源配线。

8.根据权利要求1的半导体器件，其中

所述第一配线还包括第一内部配线，

所述第二配线还包括第二内部配线，

所述第二内部配线的一端在所述第一有源区域上，所述第二内部配线的另一端在所述第二有源区域上，以及

所述第一内部配线电连接到所述第二内部配线。

9.根据权利要求1所述的半导体器件，还包括器件隔离层，所述器件隔离层覆盖所述第一有源图案的下侧壁和所述第二有源图案的下侧壁，

其中所述第一有源图案和所述第二有源图案中的每个的所述上部从所述器件隔离层垂直地向上突出。