[发明专利]构建用于集成电路的分层时钟树的方法

说明书

公开了一种构建用于集成电路的分层时钟树的方法。构建用于集成电路的分层时钟树的方法可包括：在第一层上构建时钟分配网络；将时钟分配网络推到第二层；在第二层上的分区中实现分区时钟树；以及计算时钟分配网络和第二层上的分区时钟树的组合时序。实现分区时钟树的步骤可包括：在第二层上的分区中构建分区时钟树；计算分区时钟树的测试时序；基于时钟分配网络的时序和分区时钟树的测试时序来计算分区时钟树的目标时序约束；以及基于目标约束来调整分区时钟树中的一个或多个的时序。

本申请要求于2019年6月18日提交的标题为“用于针对邻接设计(AbuttedDesign)的分层时钟实现的方法和设备”的第62/863,259号美国临时专利申请以及于2019年10月28日提交的第16/666,389号美国专利申请的优先权和权益，所述申请通过引用被包含。

技术领域

本公开总体上涉及用于集成电路的时钟树，更具体地，涉及分层时钟树实现。

背景技术

分层设计在超大规模集成(very large scale integration，VLSI)中被广泛用于设计高度复杂的集成电路(IC)。分层设计总体上涉及将复杂设计分解成可更容易单独设计的更小的物理块，然后将块组合成更大的总体设计。分层设计中的块通常以基于通道的设计或邻接设计(abutted design)来布置。在基于通道的设计中，块由通道分开，时钟和其他信号通过所述通道分配到块。在邻接或无通道设计中，块彼此相邻放置，块之间没有空间。

时钟树用于在整个集成电路中分配时钟信号。时钟树通过寻求使延时和偏差最小化的处理来设计，所述延时是从根时钟到使用点的延迟，所述偏差是在集成电路上的不同点处的时钟转换的到达时间之间的差。在设计处理期间，时钟树的许多参数通常通过多次迭代进行调整以满足时钟树的时序要求和约束。当针对时序要求和约束的目标已经满足时，该设计被称为实现了时序收敛(timing closure)。VLSI设计在工业标准电子设计自动化(EDA)工具上执行，该工业标准EDA工具通常具有用于由设计者执行的许多常规任务的自动化工作流。然而，工业标准EDA工具不具有用于高效分层时钟实现(特别是用于邻接设计)的方法或工作流。

发明内容

本公开的目的是提供节省设计时间和/或资源并且减少功耗和/或设计面积的分层时钟实现。

一种构建用于集成电路的分层时钟树的方法可包括：在第一层上构建时钟分配网络；将时钟分配网络推到第二层；在第二层上的分区中实现分区时钟树；以及计算时钟分配网络和第二层上的分区时钟树的组合时序。实现分区时钟树的步骤可包括：在第二层上的分区中构建分区时钟树；计算分区时钟树的测试时序；基于时钟分配网络的时序和分区时钟树的测试时序来计算分区时钟树的目标时序约束；以及基于目标约束来调整分区时钟树中的一个或多个的时序。计算时钟分配网络和第二层上的分区时钟树的组合时序的步骤可包括合并分区时钟树。所述方法还可包括：调整第二层上的分区时钟树中的一个或多个的时序。第二层上的分区时钟树中的一个或多个的时序可通过工程变更命令(ECO)来调整。分区时钟树中的一个或多个的时序可通过调整第二层上的分区时钟树中的一个或多个的一个或多个目标约束来调整。所述方法还可包括：确定通过调整分区时钟树中的一个或多个的时序和/或调整时钟树分配网络而不满足时序目标。所述方法还可包括：并行地平衡时钟分配网络和平衡所述一个或多个分区时钟树。所述方法还可包括：将时钟分配网络推到第三层；以及在第三层上的分区中实现分区时钟树。时钟分配网络可被推到第二层上的分区中的一个或多个中。第二层可包括块层。第二层可比第一层低。