[发明专利]用于测试三维存储器设备的结构和方法

说明书

公开了用于测试三维(3D)存储器设备的结构和方法。3D存储器设备(100)包括存储器阵列结构(102)、外围设备结构(104)、与存储器阵列结构(102)的正面和外围设备结构(104)的正面相接触的互连层(106)、以及位于存储器阵列结构(102)的背面并且与存储器阵列结构(102)重叠的导电衬垫。存储器阵列结构(102)包括存储器阵列堆叠(109)、垂直延伸穿过至少一部分存储器阵列堆叠(109)的贯穿阵列接触(TAC)(110)、以及存储器阵列接触(112)。外围设备结构(104)包括测试电路(126)。互连层(106)包括互连结构(116、124)。导电衬垫(108)、TAC(110)、互连结构(116、124)、以及测试电路(126)与存储器阵列接触(112)中的至少一者是电连接的。

相关申请的交叉引用

本申请要求享受于2017年3月8日提交的中国专利申请第201710134368.0号的优先权，以引用方式将上述申请的全部内容并入本文。

技术领域

本公开内容的实施例涉及三维(3D)存储器设备以及其测试方法。

背景技术

透过工艺技术、电路设计、编程算法及制造方法的改进，平面存储器单元能被微缩到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺及制造技术变得具有挑战性并且成本高昂。结果，平面存储器单元的存储器密度接近上限。

3D存储器架构可以解决平面存储器单元的密度限制。3D存储器架构包括存储器阵列及外围设备，其中外围设备用于控制往来存储器阵列的信号。

发明内容

本案实施例公开了三维(3D)存储器设备的结构及用于测试3D存储器设备的方法。

根据本公开内容的一些实施例，存储器设备包括存储器阵列结构、存储器阵列结构的正面的第一介电质层、第一介电质层中的多个第一接触、存储器阵列结构的背面的多个导电衬垫、互补金属氧化物半导体(CMOS)结构、在所述CMOS结构的正面包括多个金属图案的金属层、所述金属层上的第二介电质层，以及第二介电质层中的多个第二接触。所述存储器阵列结构包括存储器阵列堆叠、垂直延伸通过至少部分的所述存储器阵列堆叠的贯穿阵列接触(TAC)，以及一个或多个存储器阵列接触。所述第一介电质层及所述第二介电质层面对面地连接，使得所述存储器阵列结构在CMOS结构之上，并且形成由至少所述多个导电衬垫、所述TAC、所述多个第一接触、所述多个第二接触、所述金属层中的多个金属图案，以及所述一个或多个存储器阵列接触中的至少一个所构成的一个或多个电连接。

在一些实施例中，多个第一接触中的至少一个第一接触及多个第二接触中的至少一个第二接触形成接触信号路径。所述一个或多个存储器阵列接触可以包括字线接触及位线接触中的至少一个。所述多个导电衬垫、所述TAC、所述多个第一接触、所述多个第二接触、所述金属层中的多个金属图案以及所述字线可以电连接，以形成所述一个或多个电连接中的第一电连接，用以测试多个接触信号路径。所述多个导电衬垫、所述TAC、所述多个第一接触、所述多个第二接触、所述金属层中的多个金属图案，以及所述位线接触可以电连接，以形成所述一个或多个电连接中的第二电连接，以测试多个接触信号路径。在一些实施例中，所述多个接触信号路径串联连接。在一些实施例中，所述多个接触信号路径中的至少一部分并联连接。例如，多个接触信号路径中的一半可以并联连接。

在一些实施例中，所述CMOS结构包括电连接到所述金属层的测试电路。所述测试电路可以包括存储器阵列结构测试电路及接触信号路径测试电路中的至少一个。所述存储器阵列结构测试电路可以包括存储器面测试电路、存储器块测试电路、位线测试电路及字线测试电路中的至少一个。

在一些实施例中，所述存储器阵列结构还包括第三接触(例如，贯穿硅通孔(TSV))。所述多个导电衬垫中的至少一个可以通过所述第三接触电连接到所述TAC。