[发明专利]高效能复杂指令译码的微处理器

说明书

本申请提出一种高效能复杂指令译码的微处理器。一微处理器包括一指令队列、一指令译码器、一译码控制电路以及一扩位译码控制电路。该指令译码器耦接该指令队列，且包括一复杂指令译码器。该微处理器的流水线宽度为n，且该复杂指令译码器包括k个子译码器，k大于n。该译码控制电路在该指令队列的第一个存储格弹出一复杂指令时，判断该复杂指令的一微指令数量。该扩位译码控制电路在该微指令数量大于n、且不超过k时，输出一暂停信号至该指令队列，令该指令队列暂停弹出指令，直至该复杂指令译码器完成该复杂指令的译码。

技术领域

本申请涉及微处理器架构，特别涉及复杂指令译码。

背景技术

微处理器通常以只读存储器(ROM)存储复杂指令的微码，期以节省译码器硬件成本。但只读存储器的存取仍有一定的时间成本：陷入(trap)微码读取需承担陷入延时。如何高效应付复杂指令陷入延时为本技术领域一项重要课题。

发明内容

本申请以复杂指令译码器的硬件扩位减少陷入微码读取的机会。

根据本申请一种实施方式实现的一微处理器包括一指令队列以及一指令译码器。该指令译码器耦接该指令队列，且包括一复杂指令译码器。该微处理器的流水线宽度为n，且该复杂指令译码器包括k个子译码器，k大于n。该微处理器还包括一译码控制电路以及一扩位译码控制电路。该译码控制电路在该指令队列的第一个存储格弹出一复杂指令时，判断该复杂指令的一微指令数量。该扩位译码控制电路在该微指令数量大于n、且不超过k时，输出一暂停信号至该指令队列，令该指令队列暂停弹出指令，直至该复杂指令译码器完成该复杂指令的译码。

上述k个子译码器中，每n个子译码器可为一组，不同组运作的周期不同。

一种实施方式中，该指令译码器还包括(n-1)个简单指令译码器。该指令队列的第一至第n个存储格弹出n条简单指令时，该复杂指令译码器的第一个子译码器、以及上述(n-1)个简单指令译码器在同一周期运作。

一种实施方式中，该微处理器还包括一第一多工器，具有第一至第n个输入端分别耦接该复杂指令译码器的第一至第n个子译码器，且具有第(n+1)至第(2n-1)个输入端耦接上述(n-1)个简单指令译码器。该第一多工器更具有第一至第n个输出端。

一种实施方式中，该指令队列的第一个存储格弹出一复杂指令时，该译码控制电路令该第一多工器选择该第一多工器的上述第一至第n个输入端所接收内容由该第一多工器的上述第一至第n个输出端输出。该指令队列的第一个存储格弹出一简单指令时，该译码控制电路令该第一多工器的第一个输入端所接收的内容由该第一多工器的第一个输出端输出，但不选择该第一多工器的第二至第n个输入端所接收的内容由该第一多工器的第二至第n个输出端输出。

一种实施方式中，该微处理器还包括一第二多工器，具有第一至第n个输入端分别耦接该第一多工器的上述第一至第n个输出端，且具有第(n+1)至第2n个输入端分别耦接该复杂指令译码器的第(n+1)至第2n个子译码器。该第二多工器更具有第一至第n个输出端。

一种实施方式中，该微处理器还包括一暂存器。该暂存器由该扩位译码控制电路填写。该暂存器初始为一第一值。根据存储该第一值的该暂存器，该第二多工器的上述第一至第n个输入端所接收的内容由该第二多工器的上述第一至第n个输出端输出。该第一个存储格弹出一复杂指令、且该复杂指令的一微指令数量大于n、且不超过k时，该扩位译码控制电路令该暂存器在接续一第一周期的一第二周期为一第二值。根据存储该第二值的该暂存器，该第二多工器上述第(n+1)至第2n个输入端所接收的内容由该第二多工器的上述第一至第n个输出端输出。

一种实施方式中，该微处理器还包括一微码控制器，具有一存储器。该存储器存储微指令数量超过k的复杂指令的微码。该指令译码器还包括一陷入决定电路。该第一个存储格弹出的一复杂指令的微指令数量不超过k时，该陷入决定电路略去操作该微码控制器进行陷入微码读取。

一种实施方式中，k为2n。