[发明专利]一种逐次逼近型ADC的逻辑控制系统

权利要求书

1.一种逐次逼近型ADC的逻辑控制系统，其特征在于，其包括采样控制模块102、转换控制模块103和数据产生模块104；

转换开始信号ADST和时钟信号CLK作为输入给到本发明逐次逼近型ADC的逻辑控制系统101，在整个转换过程中ADST须保持为高电平；

采样控制模块102包括计数器201、反相器202、触发器203、或非门204、或非门205、触发器206、或非门207、或非门208以及或非门210，ADST信号通过反相器202得到ADSTB信号；ADSTB控制计数器201，ADSTB为1时，计数器201不计数，其输出信号SRST为1；当ADC开启转换时，ADSTB为0时，计数器201开始计数，当计数到SH[5:0]寄存器所对应的CLK时钟数，SRST变为0并保持，只有ADSTB才能复位SRST；采样控制模块102中的触发器203，复位端连到SRST，时钟端连到CLK信号，其触发器203的数据输入端D与负输出端相连；触发器203的正输出端Q作为或非门204的一个输入端，或非门204的另一个输入端连接到或非门205的输出；或非门205的一个输入端连接到或非门204的输出，另一个输入端连接到SRST；或非门204的输出连接到触发器206的输入端D，触发器206的时钟端连接到CLK，复位端连接到SRST；触发器206的正端输出Q为信号PULSE，连接到转换控制模块103；PULSE信号为在采样结束后，产生一个CLK时钟周期宽度的高电平脉冲信号；PULSE也是或非门207的一个输入端，或非门207的另一个输入端连接到或非门208的输出；或非门208的一个输入端连接到或非门207的输出，另一个输入端连接到ADSTB；或非门207的输出连接到反相器202，反相器202的输出与ADSTB信号作或非门210的输入，得到SAMPLE信号，输出给DAC模块105，控制其采样；在开启转换时，ADST由0变为1，SAMPLE由低变为高，SAMPLE信号的高电平时间保持SH[5:0]+2个时钟周期；在SAMPLE信号为1时，DAC模块105对输入电压进行采样；

采样控制模块102的输出SAMPLE控制DAC模块105的采样，SAMPLE为1时DAC模块105进行采样，采样控制模块102的输出PULSE为一个时钟宽度的高电平脉冲连接到转换控制模块103；

转换控制模块103的输出B[11:0]连接到数据产生模块104，其输出VALID信号为数据转换完成标志；

数据产生模块104输出DA[11:0]连接到DAC模块105，DAC的输出模拟电压与参考电压VREF进行逐次逼近比较，数据产生模块104记录逐位比较的比较器106的输出结果CMP，得到最接近输入电压的AD[11:0]数据。

2.根据权利要求1所述的一种逐次逼近型ADC的逻辑控制系统，其特征在于，转换控制模块103的触发器301输入为PULSE信号，其复位端连接到ADSTB，时钟端连接到CLK，正输出端为B[11]；B[11]作为触发器302的数据输入，同样其复位端连接到ADSTB，时钟端连接到CLK，正输出端为B[10]；B[10]作为下一级触发器的输入信号，依照此上一级的输出信号依次作为下一级触发器的输入信号，直到触发器304输出B[0]，从而依次得到B[11:0]，输出到数据产生模块104；B[0]作为触发器305的输入，触发器305的正端输出是或非门307的一个输入端，或非门307的另一个输入端连接到或非门308的输出；或非门308的一个输入端连接到或非门307的输出，另一个输入端连接到ADSTB；反相器202的输出端经过反相器202第一和第二，为ADC转换完成信号VALID。

3.根据权利要求1所述的一种逐次逼近型ADC的逻辑控制系统，其特征在于，数据产生模块104包括或非门402和触发器403，时钟信号CLK经过反相器202，与B[11:0]连接或非门402，或非门402的输出分别作为12个触发器403高低位所对应的时钟信号；触发器403的输入都为ADC的比较器106输出结果CMP，触发器403的复位端都连接到ADSTB，触发器403的输出端即为AD[11:0]；AD[11:0]与B[11:0]连接到或非门404的两个输入，或非门404的输出即为信号DA[11:0]，作为DAC的比较数据。