[发明专利]一种板级间时钟无缝对接同源电路结构

说明书

本发明提供了一种板级间时钟无缝对接同源电路结构，包括两个时钟控制单元，每个时钟控制单元包括协处理器、增益可控放大器、压控振荡器、时钟延时调节模块和相位检测器，每个所述时钟延时调节模块的一端连接外部时钟，另一端连接压控振荡器，所述时钟延时调节模块的输出端连接相位检测器，所述相位检测器对两路输入的时钟信号的相位进行检测，根据两路时钟上升沿的偏差产生变化的脉冲序列输出到协处理器；所述协处理器连接增益可控放大器；所述增益可控放大器连接压控振荡器。本发明结合相位检测和跟踪原理，实现内部时钟和外部时钟平稳快速切换的功能，无需芯片或板卡断电、拆机、焊接，省时方便。

技术领域

本发明属于板级间时钟电路设计技术领域，尤其是涉及一种一种板级间时钟无缝对接同源电路结构。

背景技术

随着大数据的快速兴起，数据传输对总线带宽的要求越来越高，并行通信技术受到了时序同步困难、信号偏移严重，抗干扰能力弱以及设计复杂度高等一系列技术瓶颈。与并行数据相比，串行数据通信的引脚数量少、扩展能力强、采用点对点的连接方式，而且能提供比并行传输更高带宽，因此现已广泛用于嵌入式高速传输领域。

现代大型的FPGA、CPU、DSP芯片，都集成了高速serdes接口。SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。

正常模式时板上大型数字芯片或板卡间的高速serdes接口工作都使用本地时钟，如图1所示。这种时钟方案在芯片间或板卡间使用方便，独立性强。通过时钟选择电路进入芯片内部的锁相环倍频或分频后产生各种协议所支持的高速速率。

但也特殊应用场合，需要协议一致的serdes用同源的外部时钟。这就需要外部提供同源时钟，通过切换时钟选择电路进入芯片内部。

时钟选择电路一般用继电器、多路选择开关。当然，在考虑信号完整性(插入损耗、回波损耗)最优化时，也用3pin跳接电容，优化PCB走线和过孔，进一步优化时钟质量。

使用继电器、多路选择开关进行时钟切换，首先要断开内部时钟给芯片，切到外部时钟，待外部时钟稳定后芯片内锁相环倍频出合适的工作时钟。在切换瞬间芯片由于外部时钟没有稳定的输入，芯片或板卡系统会出现短暂的系统时钟消失现象，这样就会导致芯片工作出现短暂性的混乱，比如在serdes的TX端无信号建链中断、RX端接受数据出现误码等。

使用3pin跳接电容，虽然保证了时钟信号质量。但是切换过程复杂，首先需要芯片间或板级间断电，焊接AC耦合电容从3pin焊盘两端到另外两端。尤其是VPX机箱或已装机的板卡要切换时钟时，操作的效率大大较低。

发明内容

有鉴于此，本发明旨在提出一种板级间时钟无缝对接同源电路结构，无论使用内部时钟还是外部时钟都保证有稳定的时钟一直给芯片输入，同时实现快速切换。

为达到上述目的，本发明的技术方案是这样实现的：

一种板级间时钟无缝对接同源电路结构，包括两个时钟控制单元，每个时钟控制单元包括协处理器、增益可控放大器、压控振荡器、时钟延时调节模块和相位检测器，

每个所述时钟延时调节模块的一端用于连接外部时钟，另一端连接压控振荡器的输出端，所述时钟延时调节模块的输出端连接相位检测器，所述相位检测器对两路输入的时钟信号的相位进行检测，若相位不同，则根据两路时钟上升沿的偏差产生变化的脉冲序列，再经过滤波处理后得到外部时钟工作所需的控制电压并输出到协处理器；

当使用内部时钟时，所述协处理器输出内部时钟工作所需的控制电压到增益可控放大器；

当使用同源外部时钟时，触发所述协处理器输出外部时钟工作所需的控制电压给增益可控放大器；

所述增益可控放大器进行信号调理滤波后再送给压控振荡器，压控振荡器输出工作时钟频率给芯片。