[发明专利]用于实现散列算法的电路和方法

权利要求书

1.一种用于执行散列算法的电路，其特征在于，所述电路包括：

输入模块，用于接收数据；以及

运算模块，用于基于接收到的数据计算散列值，所述运算模块包括：

多个寄存器，用于存储运算模块的数据，

多个组合逻辑运算部，所述多个组合逻辑运算部中的每个组合逻辑运算部用于对来自所述多个寄存器中的一个或多个寄存器的数据执行组合逻辑运算，

其中，所述多个寄存器包括接收从所述多个组合逻辑运算部中的一个或多个组合逻辑运算部输出的组合逻辑运算数据的第一组寄存器和接收从所述多个寄存器中的一个或多个寄存器输出的移位数据的第二组寄存器，

其中，所述第一组寄存器由锁存器构成，并且所述第二组寄存器由触发器构成。

2.根据权利要求1所述的电路，其特征在于，所述电路用于执行SHA-256，

其中，所述多个寄存器包括：

第一至第八缓存寄存器(A至H)，用于存储运算模块的中间值，

第一至第十六扩展寄存器(R0至R15)，用于存储运算模块的扩展数据，

其中，所述第一组寄存器包括第一缓存寄存器(A)和第五缓存寄存器(E)以及第十六扩展寄存器(R15)，并且所述第二组寄存器包括第二至第四缓存寄存器(B至D)和第六至第八缓存器(F至H)以及第一至第十五扩展寄存器(R0至R14)。

3.根据权利要求1所述的电路，其特征在于，所述触发器是D触发器DFF。

4.根据权利要求1所述的电路，其特征在于，所述多个组合逻辑运算部中的一个或多个组合逻辑运算部包括加法器，并且所述第一组寄存器接收从所述加法器输出的运算数据。

5.根据权利要求1所述的电路，其特征在于，所述锁存器是采用脉冲类型的时钟信号的锁存器。

6.根据权利要求1所述的电路，其特征在于，所述锁存器的保持时间满足以下公式：

T_保持时间≤T_Clk-Q+T_{cl_pdmin}-T_偏斜，

其中T_保持时间是锁存器的保持时间，T_Clk-Q是锁存器之前的前一寄存器在时钟信号有效之后在输出有效之前需要等待的时间量，T_{cl_pdmin}是锁存器之前的前一寄存器与锁存器之间的组合逻辑的延时时间，并且T_偏斜表示不同的锁存器处的时钟的到达时间的静态变化。

7.一种用于执行散列算法的电路，其特征在于，所述电路包括：

输入模块，用于接收数据；以及

运算模块，用于基于接收到的数据计算散列值，所述运算模块包括以流水线结构布置的多个运算级，所述多个运算级包括第0运算级、第1运算级、直到第P运算级，P为大于1且小于流水线结构中运算级的数量的固定的正整数，

其中，从第1运算级到第P运算级中的每个运算级包括：

多个寄存器，用于存储当前运算级的数据，

多个组合逻辑运算部，所述多个组合逻辑运算部中的每个组合逻辑运算部用于对来自当前运算级中的多个寄存器中的一个或多个寄存器的数据执行组合逻辑运算，

其中，所述多个寄存器包括接收从前一运算级中的多个组合逻辑运算部中的一个或多个组合逻辑运算部输出的组合逻辑运算数据的第一组寄存器和接收从前一运算级的多个寄存器中的一个或多个寄存器输出的移位数据的第二组寄存器，

其中，所述第一组寄存器由锁存器构成，并且所述第二组寄存器由触发器构成。