[发明专利]半导体衬底的刻蚀方法

说明书

本发明实施例提供了一种半导体衬底的刻蚀方法，其包括：通过调节指定工艺参数来对覆盖在半导体衬底上的掩膜图形进行刻蚀，以使掩膜图形的横向收缩速率大于半导体衬底的横向收缩速率；对覆盖有刻蚀后的掩膜图形的半导体衬底进行刻蚀，以获得期望形貌的衬底图形。本发明实施例提供的半导体衬底的刻蚀方法，其可以避免衬底图形的截面形貌的顶部出现平台，即可以获得期望形貌的衬底图形，从而可以增大半导体衬底的工艺窗口，满足工艺要求。

技术领域

本发明涉及微电子技术领域，特别涉及一种半导体衬底的刻蚀方法。

背景技术

PSS(Patterned Sapp Substrates，图形化蓝宝石衬底)技术是目前普遍采用的一种提高GaN(氮化镓)基LED器件的出光效率的方法。目前，市场上陆续出现SiO₂PSS复合衬底，其圆锥形图案为SiO₂+Al₂O₃复合结构，即，圆锥形图案的三角形截面的上部分为SiO₂层，高度一般为1.87μm，三角形截面的下部分为Al₂O₃层，高度一般在200nm-400nm。

上述复合衬底的工艺制作基本流程为：首先，在蓝宝石平面衬底(即，Al₂O₃衬底)上镀一层SiO₂层；然后，采用光刻、等离子体刻蚀方法对SiO₂层进行刻蚀，以形成圆锥形图案(轴向截面为三角形)。在刻蚀过程中，由于SiO₂层与光刻胶掩膜的刻蚀选择比约为1.1，而Al₂O₃层与光刻胶掩膜的刻蚀选择比约为0.9，即，SiO₂层与光刻胶掩膜的刻蚀选择比相对较高，这导致光刻胶掩膜在刻蚀SiO₂层时的横向收缩速度比在刻蚀Al₂O₃层时的横向收缩速度慢，从而往往造成最终获得的衬底图形的截面形貌的顶部出现平台，如图1中的A区域所示，进而导致SiO₂层的工艺窗口较小，无法满足工艺要求。

发明内容

本发明实施例旨在至少解决现有技术中存在的技术问题之一，提出了一种半导体衬底的刻蚀方法，其可以避免衬底图形的截面形貌的顶部出现平台，从而可以增大半导体衬底的工艺窗口，满足工艺要求。

为实现本发明实施例的目的而提供一种半导体衬底的刻蚀方法，包括：

通过调节指定工艺参数来对覆盖在半导体衬底上的掩膜图形进行刻蚀，以使所述掩膜图形的横向收缩速率大于所述半导体衬底的横向收缩速率；

对覆盖有刻蚀后的所述掩膜图形的所述半导体衬底进行刻蚀，以获得期望形貌的衬底图形。

可选的，所述指定工艺参数包括反应压力；

所述通过调节指定工艺参数来对半导体衬底上的掩膜图形进行刻蚀，包括：

提高所述反应压力，并对所述掩膜图形进行刻蚀。

可选的，所述反应压力的取值范围为5mT-50mT。

可选的，所述指定工艺参数还包括对所述掩膜图形的刻蚀速率大于对所述半导体衬底的刻蚀速率的刻蚀气体。

可选的，所述通过调节指定工艺参数来对半导体衬底上的掩膜图形进行刻蚀，包括：

在所述半导体腔室中增加氩气和氮气中的至少一种，并对所述掩膜图形进行刻蚀。

可选的，所述指定工艺参数还包括偏压功率；

所述通过调节指定工艺参数来对半导体衬底上的掩膜图形进行刻蚀，还包括：

提高所述偏压功率，并对所述掩膜图形进行刻蚀。