[发明专利]一种双缓冲IRIG-B码产生方法

说明书

本发明涉及一种双缓冲IRIG‑B码产生方法，包括如下步骤：在FPGA中设置两个深度为128位、宽为1的FIFO作为B码码元的双缓冲，并均初始化为空闲状态，此时秒信号触发标志为0，在当前秒信号时刻，CPU中产生一组B码码元内容，在当前秒信号后500ms时刻，CPU侧将该组B码码元通过IO口写入到FPGA的FIFO中，在写入过程中，FPGA随机选择一个空闲状态的FIFO来存储该组B码码元，该空闲状态的FIFO变为存储态，将秒信号触发标志设置为1，FPGA侧触发产生本秒B码时帧。本发明能够使码元的前沿和后沿均在FPGA中产生，不需要CPU响应10ms中断，减轻CPU负荷，具有精度高、可靠性高、便于实现的特点。

技术领域

本发明属于B码的生成技术领域，具体涉及一种双缓冲IRIG-B码产生方法。

背景技术

IRIG-B格式时间码，简称B码，是每秒一帧的时间码，最适合使用的习惯，而且传输也较容易，因此，在IRIG六种串行时间码格式中，应用最为广泛的是B码，IRIG-B码主要包含码元识别、时帧和时间编码这三方面内容。在时间编码后形成时帧的过程中，每个码元值形成不同脉宽的码元需要做以下工作：一是实时产生1kHz的时帧方波，二是对齐秒脉冲的地方产生秒界，三是秒界开始顺序判断100个码元的除P码外的值，由1kHz的时钟触发输出不同脉宽的10毫秒脉冲。常规的解决方案如下：

1、全软件方案

采用CPU程序完成GPS信号的解码和B码的编码。这种方案简单廉价，但由于CPU的运行速度、多任务和中断响应速度等原因，只能满足同步精度要求不高的需求。

2、全硬件方案

采用CPLD或FPGA全硬件方式完成GPS信号的解码和B码的编码。这种方案能获得很高的精度，但设计难度太大，如UTC时间闰秒时就很难实现解码和编码，且成本高，缺乏灵活性，不能实用化。

3、软硬件结合的方案

釆用CPU完成GPS信号的解码，采用CPLD或FPGA全硬件方式完成B码的编码，CPU只间接参与B码码元的产生，或硬件产生相对重要的码元前沿而CPU产生后沿。这种方案仍然可获得很高的精度，同时降低了设计的难度和成本，但产生后沿的时候，需要CPU响应每个10ms码元的前沿，再判断CPU组织的码元值定该码元的脉宽，降低了精确性，如果MCU中的中断任务过多，可能会导致漏码的问题，可靠性较低。

因此，提供一种在保证精度高的情况下，可靠性高、便于实现的B码产生方法是很有必要的。

发明内容

本发明的目的是为了克服现有技术的不足，而提供一种双缓冲IRIG-B码产生方法，能够使码元的前沿和后沿均在FPGA中产生，不需要CPU响应10ms中断，减轻CPU负荷，具有精度高、可靠性高、便于实现的特点。

本发明采用的技术方案为：一种双缓冲IRIG-B码产生方法，包括如下步骤：

A.在FPGA中设置两个深度为128位、宽为1的FIFO作为B码码元的双缓冲，并均初始化为空闲状态，此时秒信号触发标志为0；

B.在当前秒信号时刻，CPU中产生一组B码码元内容；

C.在当前秒信号后500ms时刻，CPU侧将该组B码码元通过IO口写入到FPGA的FIFO中，在写入过程中，FPGA随机选择一个空闲状态的FIFO来存储该组B码码元，该空闲状态的FIFO变为存储态；

D.将秒信号触发标志设置为1，FPGA侧触发产生本秒B码时帧，在秒信号前沿时刻，置上述存储态的FIFO的读使能，FPGA将该存储态的FIFO改成编码状态；