[发明专利]异构处理设备、系统、端口配置方法、装置及存储介质在审
申请号: | 202010568690.6 | 申请日: | 2020-06-19 |
公开(公告)号: | CN111737181A | 公开(公告)日: | 2020-10-02 |
发明(设计)人: | 戴金锐;孔祥涛 | 申请(专利权)人: | 苏州浪潮智能科技有限公司 |
主分类号: | G06F13/42 | 分类号: | G06F13/42;G06F13/40 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 郄晨芳 |
地址: | 215100 江苏省苏州市吴*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 处理 设备 系统 端口 配置 方法 装置 存储 介质 | ||
本发明公开了一种异构处理设备,包括:控制单元,与交换单元相连,用于在接收到上行配置指令时,确定上行配置指令指定的目标插槽单元,生成上行配置指令对应的上行配置信号,并向目标插槽单元对应的交换单元发送上行配置信号;交换单元,与插槽单元相连,用于在接收到上行配置信号后,将目标插槽单元配置为上行端口状态;上行端口状态的目标插槽单元可以与通用计算模块相连,因此可以在需求发生变化时,可以通过目标插槽单元连接通用计算模块,以便灵活地修改异构处理系统的拓扑结构;此外,本发明还提供了一种异构处理系统、端口配置方法、端口配置装置及计算机可读存储介质,同样具有上述有益效果。
技术领域
本发明涉及异构计算技术领域,特别涉及一种异构处理设备、异构处理系统、端口配置方法、端口配置装置及计算机可读存储介质。
背景技术
随着AI(Artificial Intelligence,人工智能)、HPC(High PerformanceComputing,高性能计算集群)、大数据等应用领域的飞速发展,对于计算性能的要求也越来越高,传统的CPU服务器难以满足新业务的性能需求,采用CPU、GPU、FPGA、ASIC等处理器组合而成的异构计算模式来进行数据训练或推理,逐渐成为主流。
通用计算设备与异构处理设备的互联采用PCIe总线(peripheral componentinterconnect express),PCIe总线为当今计算机体系结构的I/O局部总线标准。具体的,相关技术在通过计算设备和异构处理设备上设置连接单元,用于连接PCIe总线。连接单元的数量为固定的且根据最初的需求进行选择,在通用计算设备和异构处理设备互联完成后,所有连接单元均被使用,整机系统的拓扑结构就已经固定,例如,通用计算设备和异构处理设备间的CPU与GPU的数量比例搭配固定,或FPGA与CPU的数量比例搭配固定。在需求发生改变时,无法根据新的需求对数量搭配拓扑进行修改。因此相关技术无法灵活地修改异构处理系统的拓扑结构。
因此,如何解决相关技术存在的无法灵活修改异构处理系统的拓扑结构的问题,是本领域技术人员需要解决的技术问题。
发明内容
有鉴于此,本发明的目的在于提供一种异构处理设备、异构处理系统、端口配置方法、端口配置装置及计算机可读存储介质,解决了相关技术存在的无法灵活修改异构处理系统的拓扑结构的问题。
为解决上述技术问题,本发明提供了一种异构处理设备,包括:
控制单元,与交换单元相连,用于在接收到上行配置指令时,确定所述上行配置指令指定的目标插槽单元,生成所述上行配置指令对应的上行配置信号,并向所述目标插槽单元对应的所述交换单元发送所述上行配置信号;
所述交换单元,与插槽单元相连,用于在接收到所述上行配置信号后,将所述目标插槽单元配置为上行端口状态。
可选地,所述控制单元,与多个选择单元相连,用于在接收到控制指令时,确定所述控制指令指定的目标时钟信号,生成所述目标时钟信号对应的信号选择指令,并向所述选择单元发送所述信号选择指令;
所述选择单元,与各个时钟单元之间利用对应的时钟通路相连,用于在接收到所述信号选择指令时连通所述目标时钟信号对应的目标时钟通路;
所述时钟单元,用于通过所述时钟通路提供时钟信号。
可选地,还包括连接单元,其中:
所述连接单元与通用计算设备和所述时钟单元相连,用于将所述通用计算设备的所述时钟信号传递至所述时钟单元;
所述目标插槽单元与所述时钟单元相连,并通过连接线缆与所述通用计算设备相连,用于将所述通用计算设备的所述时间信号传递至所述时钟单元。
可选地,所述交换单元与图形处理单元相连,用于为所述图形处理单元提供所述目标时钟信号。
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