[发明专利]多熔丝记忆体单元电路

说明书

一种多熔丝记忆体单元，包括：第一熔丝元件，电耦合至第一晶体管，此第一晶体管的栅极电耦合至第一选择信号；第二熔丝元件，电耦合至第二晶体管，此第二晶体管的栅极电耦合至第二选择信号，此第一晶体管和此第二晶体管均接地；以及编程晶体管，耦合至第一熔丝元件和第二熔丝元件，其中此编程晶体管的栅极电耦合至编程信号。

技术领域

本揭示是关于一种记忆体，特别是包含多熔丝单元的记忆体电路。

背景技术

记忆体元件包括记忆体单元，此记忆体单元可操作以在其中储存数据的位元，亦即“1”或“0”。记忆体单元(例如，只读记忆体(ROM)单元)可包括熔丝单元(fuse unit)，此熔丝单元包含熔丝(fuse)。在一个实例中，当熔丝被熔断或被编程时，将例如“1”的位元储存在记忆体单元中。否则，亦即当熔丝保持完整或未被编程时，将例如“0”的位元储存在记忆体单元中。

发明内容

本揭示案的实施例是关于一种多熔丝记忆体单元电路，其特征在于，包括第一熔丝元件、一第二熔丝元件以及一编程晶体管。第一熔丝元件电耦合至第一晶体管。第一晶体管的栅极电耦合至第一选择信号。第二熔丝元件电耦合至第二晶体管。第二晶体管的栅极电耦合至第二选择信号。第一晶体管及第二晶体管均耦合至接地电压。编程晶体管电耦合至第一熔丝元件及第二熔丝元件。编程晶体管的栅极电耦合至编程信号。

附图说明

当结合附图阅读时，从以下详细描述可以最好地理解本揭露的各态样。应注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了论述的清楚性，可以任意地增大或缩小各种特征的尺寸。

图1A是图示根据示例性实施例的具有多熔丝记忆体单元的记忆体元件的示意图；

图1B是图示根据示例性实施例的具有双熔丝的记忆体元件的示意图；

图1C是图示根据示例性实施例对具有双熔丝的记忆体元件进行编程的示意图；

图1D是图示根据示例性实施例的具有双熔丝的记忆体元件的读取操作的示意图；

图2A是图示根据示例性实施例的记忆体元件的操作的示意图；

图2B是图示根据示例性实施例的记忆体元件的读取操作的示意图；

图2C是图示根据示例性实施例的记忆体元件的写入操作的示意图；

图3是图示根据示例性实施例的双熔丝电路的示例性布局实施方式的图；

图4是图示根据示例性实施例的具有三熔丝的记忆体元件的示意图；

图5是图示根据示例性实施例的操作双熔丝记忆体单元的方法的流程图。

【符号说明】

100:记忆体元件

110:记忆体单元阵列

111:多熔丝记忆体单元

112:多熔丝记忆体单元

113:多熔丝记忆体单元

120:感测放大器

130:多熔丝记忆体单元

181:晶体管

182:感测放大器

301:熔丝元件

302:熔丝元件

430:多熔丝记忆体单元

481:编程晶体管

482:感测放大器

1301:熔丝元件