[发明专利]具有低延时的错误校正码ECC解码器

权利要求书

1.一种错误校正码ECC解码器，包括：

校验子计算块，被配置成执行用于从码字生成校验子的校验子计算以及输出所述校验子；以及

路径控制器，被配置成输出经由第一路径、第二路径和第三路径传送的数据，

其中，所述第一路径是用于在通过所述校验子计算而检测到没有错误时将所述码字传送到所述路径控制器的路径，

其中，所述第二路径包括单个错误解码逻辑电路，并且所述单个错误解码逻辑电路在通过所述校验子计算而检测到所述码字的单个错误时校正所述单个错误以将被校正的码字经由所述第二路径传送到所述路径控制器，以及

其中，所述第三路径包括多个错误解码逻辑电路，并且所述多个错误解码逻辑电路在通过所述校验子计算而检测到所述码字的至少两个错误时校正所述至少两个错误以将被校正的码字传送到所述路径控制器。

2.如权利要求1所述的ECC解码器，还包括：

快速路径控制器，被配置成接收所述码字并且被配置成响应于控制信号而经由所述第一路径将所述码字传送到所述路径控制器。

3.如权利要求2所述的ECC解码器，其中，所述控制信号被配置成在从所述校验子计算块中的所述校验子计算的结果中检测到没有错误时从所述校验子计算块输入到所述快速路径控制器。

4.如权利要求1所述的ECC解码器，其中，所述路径控制器被配置成以与经由所述第一路径至所述第三路径传送数据相同的顺序来输出所述数据。

5.如权利要求1所述的ECC解码器，

其中，所述多个错误解码逻辑电路被配置成使用识别错误位置和错误量的错误位置/量多项式来校正错误；以及

其中，所述多个错误解码逻辑电路被配置成在所述错误位置/量多项式的计算期间检测不可校正错误候选者。

6.如权利要求5所述的ECC解码器，还包括：

第四路径和第五路径，所述第四路径和所述第五路径将所述多个错误解码逻辑电路连接到所述路径控制器，

其中，所述第四路径被配置成在所述错误位置/量多项式的计算期间没有检测到所述不可校正错误候选者时将数据从所述多个错误解码逻辑电路直接传送到所述路径控制器，以及

其中，所述第五路径被配置成在所述错误位置/量多项式的计算期间检测到所述不可校正错误候选者时经由不可校正错误检测器UED将数据从所述多个错误解码逻辑电路传送到所述路径控制器。

7.如权利要求6所述的ECC解码器，其中，所述UED被配置成对所述多个错误解码逻辑电路的输出数据和所述码字逐比特位执行异或运算，以辨别所述码字是否包括不可校正错误。

8.如权利要求1所述的ECC解码器，其中，所述多个错误解码逻辑电路包括：

关键方程求解器KES块，被配置成从所述校验子计算块接收校验子并且被配置成计算并输出识别错误位置和错误量的错误位置/量多项式；以及

Chien检索和误符评估器CSEE块，被配置成确定所述错误位置/量多项式的解以校正错误。

9.如权利要求8所述的ECC解码器，其中，所述KES块包括：

多个KES级，被配置成级联，其中所述多个KES级中的每个KES级被配置成计算并输出所述错误位置/量多项式；以及

KES路径控制器，被配置成接收从所述多个KES级输出的所述错误位置/量多项式并且被配置成以与所述错误位置/量多项式被输入到所述KES路径控制器相同的顺序来输出所述错误位置/量多项式，

其中，所述多个KES级中的每个KES级被配置成在计算所述错误位置/量多项式以提供识别出的错误位置和识别出的错误量时将所述错误位置/量多项式直接传送到所述KES路径控制器。