[发明专利]芯片架构

权利要求书

1.一种芯片架构，其特征在于，包括：

接口模块，包括数据通道控制模块以及指令通道控制模块，分别配置成控制数据通道和指令通道；

外部储存器接口模块，配置成自所述接口模块的数据通道获取待测图像，并储存至外部储存器；

特征输入模块，配置成自所述外部储存器接口模块获取所述待测图像；

卷积模块，配置成自所述特征输入模块获取所述待测图像，基于所述待测图像及卷积权重进行卷积计算，获得卷积输出；

处理模块，配置成自所述卷积模块获取所述卷积输出，并对所述卷积输出进行处理，所述卷积模块和所述处理模块级联；

特征输出模块，配置成自所述处理模块获得经处理后的卷积输出，并通过所述外部储存器接口模块储存至所述外部储存器；以及

总控模块，配置成获取卷积神经网络计算参数，以对所述卷积模块和所述处理模块进行控制，并获取所述芯片架构各模块的执行状态以与所述指令通道进行交互，

所述卷积模块包括多个卷积引擎，每个所述卷积引擎包括15*M*N个乘法器形成的乘法器阵列以及至少设置在部分乘法器之间的加法器，N为大于1的整数，M为大于1的整数，

其中，根据所述卷积引擎所应用的不同的卷积核的尺寸，按不同的方式激活所述乘法器之间、所述乘法器与所述加法器之间的连接方式，

其中，每个所述卷积引擎在应用于卷积核时，按卷积核的尺寸划分为多个卷积组，每个所述卷积组的乘法器的行数与所述卷积核的行数一致，每个所述卷积组的乘法器的列数为N，以由所述卷积引擎提供在输出特征第一维度的N倍并行加速，所述卷积引擎还提供在输入特征通道的M倍并行加速，

对于步长S为1、尺寸为P*Q的卷积核，每个所述卷积组包括P*N个乘法器，每列乘法器的相邻两个乘法器之间连接有加法器，每个所述卷积组并行读取(P+N-1)行输入特征图，每个卷积组并行读取P行卷积核权重，其中，所述P行卷积核权重分别输入一行乘法器；所述(P+N-1)行输入特征图中第1至第P行分别输入一行乘法器，第P+1行至第P+N-1行分别输入一列乘法器，P、Q为大于1的整数；

对于步长S为2、尺寸为P*Q的卷积核，每个所述卷积组包括P*N个乘法器，每列乘法器的相邻两个乘法器之间连接有加法器，每个所述卷积组并行读取[S*N+(P-S)]行输入特征图。

2.如权利要求1所述的芯片架构，其特征在于，所述外部储存器接口模块还配置成自所述接口模块的数据通道获取所述卷积权重以及所述卷积神经网络计算参数，并储存至外部储存器。

3.如权利要求2所述的芯片架构，其特征在于，所述指令通道控制模块还配置成：

控制寄存器列表的配置，所述寄存器列表包括第一部分寄存器和第二部分寄存器，所述第一部分寄存器支持上位机进行读写，所述第一部分寄存器中至少部分寄存器用于所述芯片架构的配置，所述第二部分寄存器仅支持上位机进行读取，所述第二部分寄存器用于监控所述芯片架构各模块的执行状态。

4.如权利要求3所述的芯片架构，其特征在于，所述第一部分寄存器中最后一位为计算触发位，以触发所述卷积模块和所述处理模块对一待测图像进行处理；

当该待测图像处理完成并储存至所述外部储存器时，所述总控模块通过所述接口模块向所述上位机上报中断信息。

5.如权利要求3所述的芯片架构，其特征在于，所述指令通道控制模块还配置成：通过所述寄存器列表的第一部分寄存器，接收上位机发送的复位指令，并将所述复位指令发送至所述总控模块，以通过所述总控模块使所述卷积模块和所述处理模块按序复位。

6.如权利要求2所述的芯片架构，其特征在于，所述总控模块包括：

参数缓存模块，配置成通过所述特征输入模块通过所述外部储存器接口模块自所述外部储存器获取所述卷积神经网络计算参数进行缓存。

7.如权利要求2所述的芯片架构，其特征在于，所述总控模块包括：

计算控制模块，配置成根据至少部分所述卷积神经网络计算参数使能所述卷积模块和所述处理模块中的功能。