[发明专利]时钟模型实现方法、装置、计算机设备及存储介质

说明书

本发明涉及时钟模型实现方法、装置、计算机设备及存储介质，该方法包括设置用于生成时钟的时钟生成组件；获取测试用例；根据测试用例生成时钟生成方式，并加入至时钟生成组件中，以由时钟生成组件生成对应的时钟；通过接口方式传输时钟至验证环境顶层，并采用时钟与待验证模块进行时钟验证。本发明通过将时钟生成组件独立于验证环境顶层，根据测试用例生成对应的时钟生成方式，并由时钟生成组件采用回调机制调取时钟生成方式并生成对应的时钟，再利用接口传输至验证环境顶层进行待验证模块的时钟验证，实现简化了验证环境顶层代码维护，对时钟场景可控，也更加灵活，维护起来也更清晰。

技术领域

本发明涉及时钟生成方法，更具体地说是指时钟模型实现方法、装置、计算机设备及存储介质。

背景技术

在芯片的模块级验证过程中，时钟信号通常由验证环境产生，并非使用真实的PLL(锁相环，Phase Locked Loop)，一者可以免去PLL的配置过程；二来由于是模块级验证，只关心模块本身功能正确性，可以不关心系统级PLL是否能正常工作。一般模块级验证环境都是在验证环境顶层实现时钟产生功能，常使用verilog或system verilog的过程性语句initial和always语法来产生。通过这种方式产生的时钟往往灵活性较差，很难直接胜任各种不同时钟频率的场景需求；另外，由于时钟场景很多，所有场景都在一个文件中维护会造成使用场景不清晰。

以某模块验证为例，该模块有多个时钟，且这些时钟都是异步关系，时钟频率完全独立，为了验证各个时钟频率之间的信号交互逻辑，需要对这些时钟的频率进行完全随机快慢组合；又比如在某些测试场景中，需要固定某一种时钟频率，而另外的时钟则需要随机，或者需要固定某两种时钟频率等；又比如需要模拟时钟抖动，占空比不确定等。时钟的种类很多，如果要将每一种场景都写入验证环境顶层中，通过宏的方式选择需要的时钟场景，就需要在验证环境顶层中准备所有可能场景供选择，维护不方便。更重要的是，如果时钟需要根据测试用例动态变动，采用通过测试用例传递变量到验证环境顶层修改将很不灵活，很难完全模拟测试用例想要的时钟状态。

如图1所示为传统的验证示意图，整个平台称为ENV，内部含有TB_TOP，UVM(通用验证方法学，Universal Verification Methodology)组件，测试用例三个部分，其中TB_TOP内部含有clk_gen和DUT，其中DUT为待测试模块，clk_gen为时钟产生部分，用来产生各类所需的时钟。在传统的验证示意图中，不同的测试用例需要不同的时钟场景时，只能在clk_gen中进行添加和修改，一般可用宏的方式进行区分时钟场景，不同的测试用例打开不同的宏。使用这种方式会随着时钟场景的增加而使得clk_gen复杂化，需要维护的时钟场景会不够清晰；另外，由于测试用例与clk_gen完全独立，所以如果要实现随测试用例而动态变化的时钟场景，则需要通过信号传递，在测试用例和clk_gen之间采用握手等方法才能实现，比较麻烦，且不够灵活。

因此，有必要设计一种新的方法，实现简化了验证环境顶层代码维护，对时钟场景可控，也更加灵活，维护起来也更清晰。

发明内容

本发明的目的在于克服现有技术的缺陷，提供时钟模型实现方法、装置、计算机设备及存储介质。

为实现上述目的，本发明采用以下技术方案：时钟模型实现方法，包括：

设置用于生成时钟的时钟生成组件；

获取测试用例；

根据所述测试用例生成时钟生成方式，并加入至时钟生成组件中，以由时钟生成组件生成对应的时钟；

通过接口方式传输所述时钟至验证环境顶层，并采用所述时钟与待验证模块进行时钟验证。

其进一步技术方案为：所述时钟生成组件是采用类的方式编写且使用回调机制搭建主体部分的时钟模型。

其进一步技术方案为：所述时钟生成组件独立于验证环境顶层。