[发明专利]虚拟时钟在锁相环中维持闭环系统的用途

说明书

PLL在延迟和/或启动期间使用虚拟时钟信号来保持PLL的闭环，并当提供给PLL的参考时钟不可用时，PLL允许在延迟/启动期间通过反馈分频器来调整PLL输出的相位/频率。虚拟时钟信号是由一个时间周期分隔的一系列数字值，其中数字值指示虚拟时钟信号的跃迁，并且时间周期与虚拟时钟信号的一个周期相对应。选择器电路选择延迟或启动模式中的虚拟时钟信号作为数字参考时钟信号和正常操作中的另一个参考时钟信号。

技术领域

本文中的描述涉及锁相环(phase-locked loop，PLL)，并且更具体地涉及虚拟时钟在PLL中的用途。

背景技术

图1示出了典型锁相环(PLL)100的高级框图，所述锁相环具有在参考时钟信号INx101与INy 103之间切换，以生成PLL输出信号OUT 105的能力，该PLL输出信号OUT 105被锁相到当前选择的参考时钟信号。PLL通过连续比较相位和频率检测器(phase andfrequency detector，PFD)111中的反馈(fb)时钟信号107和参考时钟信号(ref)109的相位，并调整OUT 105的相位以保持OUT相位与选择的参考时钟信号对齐来工作。输出分频器115(R分频器)对数字控制振荡器(digitally controlled oscillator，DCO)119的输出118进行分频以生成OUT 105。反馈分频器117对DCO 119的输出118进行分频以生成反馈信号107。

一些应用需要控制PLL输出的相位。相位调整可以在PLL中的各个位置中进行。例如，在PLL 100中，OUT 105的相位调整可以在或者DCO 119、R分频器115或者M分频器117中进行。调整DCO 119或R分频器115具有其缺点。在PLL的输出处立即观察到该调整，该调整是粗略的，并且不被PLL环路带宽滤波。使用R分频器需要用户在外部实现滤波器，使得OUT满足所需的振动和/或其他噪声需求。M分频器117上的相位调整将被环路滤波，并且使用户界面更简单。用户指定要进行的相位调整，并且OUT根据用户的需求跃迁到新相位。

如果在参考时钟信号INx 101或INy 103中的一个上检测到信号丢失，则PLL切换到使用另一个输入参考时钟信号作为参考时钟信号。信号丢失状态可以基于输入参考时钟信号的完全缺失或信号的衰减，使得其他输入参考时钟信号被确定为是更好的参考信号。然而，有时可以在输入参考时钟信号INx和INy二者上检测到信号丢失状态。在这种情况下，PLL进入所谓的延迟(holdover)。一些系统使用单输入参考时钟信号，并且信号丢失导致延迟。

延迟(当无输入激活时PLL的行为)传统上通过覆盖环路滤波器的输出、中断PLL环路并在开环模式下操作来实现。例如，对于PLL100，如果INx和INy都失败，则传统的方法是选择器电路127提供延迟控制值125，所述延迟控制值是先前环路滤波器值在预定时间内的平均值。通过选择选择器电路127中的延迟控制值125，DCO119继续输出允许系统保持操作的时钟信号。然而，选择选择器电路127中的延迟控制值125也断开环路，因为通过反馈分频器的反馈对DCO的输出没有影响。因此，在延迟期间，在PLL的输出处将不会观察到M分频器上的相位调整，因为环路是开的。

因此，希望通过提供相位调整能力来改进PLL中的延迟机制，而不管PLL是否处于延迟状态。

发明内容

因此，在一个实施例中，一种方法包括使用虚拟时钟信号作为锁相环的参考时钟信号，所述虚拟时钟信号是由一个时间周期分隔的一系列时间戳，时间戳与虚拟时钟信号的相应跃迁相对应，并且时间周期与虚拟时钟信号的一个周期相对应。

在另一个实施例中，锁相环包括虚拟时钟信号发生器，用于提供虚拟时钟信号，所述虚拟时钟信号是由一个时间周期分隔的一系列时间戳，时间戳与虚拟时钟信号的相应跃迁相对应，并且时间周期与虚拟时钟信号的一个周期相对应。选择器电路选择虚拟时钟信号作为参考时钟信号，而不是第二参考时钟信号，以供锁相环的相位和频率检测器使用。第二参考时钟信号基于输入参考时钟信号。