[发明专利]超低压触发器件及其制作方法

说明书

超低压触发器件，包括从下到上依次为背面金属电极、P+衬底层、N型外延层、绝缘介质层、正面金属层，N型外延层端面一边到另一边依次设P+隔离层、N+多晶硅和P型基区；P+隔离层穿通至P+衬底层；N+多晶硅、P型基区两个区域中均设P+源区、N+源区。超低压触发器件的制作方法，包括如下步骤：淀积N型外延层；高温推进形成P+隔离层；淀积N+多晶硅，露出N型外延层；推结形成P型基区；在N+多晶硅、P型基区区域中，形成P+源区，随后光刻注入高浓度N型杂质形成N+源区；淀积绝缘介质层，完成正面金属层；淀积背面金属电极。本发明有效减少成本及触发电压，拥有超低触发电压及强泄放电荷能力。

技术领域

本发明属于电子科学与技术领域，具体涉及超低压触发器件及其制作方法。

背景技术

静电放电(ESD)现象广泛存在于日常环境中，它对于精密的集成电路来讲确实致命的威胁，是造成集成电路产品损伤甚至失效的重要原因之一。集成电路产品在其生产、制造、装配以及工作过程中极易受到ESD的影响，造成产品内部损伤、可靠性降低。并且其应用环境会也会对电容、击穿电压、钳位特性等参数有相应要求。

现如今，人工智能结合物联网的时代正式来临，智能家居也在生活中扮演着越来越重要的角色。随着技术的不断发展，物联网所需芯片向着高集成度、更低功耗进一步发展，这也就要求其制作工艺的线宽进一步降低。而窄线宽、低功耗也使得芯片遭受到静电放电效应时更显的脆弱与敏感，导致静电放电的测试越来越严苛。随着功耗进一步降低，其电源电压也进一步降低，随着也对低触发电压，强泄放能力的ESD器件有了进一步的要求。

根据低功耗系统的低工作电压的特征。现有1.2V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的低压ESD保护器件要求。而现阶段已有的大部分低压系统的ESD保护器件，其击穿电压在5V~10V之间，并未实现真正意义上的低压ESD保护。通常用作ESD保护的器件有二极管、GGNMOS(栅接地的NMOS)、BJT(三极管)、SCR(可控硅)等，低压ESD保护器件常采用SCR来得到强泄放能力。但由于对ESD器件尺寸要求越来越高，所以在一定尺寸提高其ESD泄放能力也越发显得重要。

发明内容

本发明的目的是针对现有纵向SCR产品结构中的不足，提供一种低触发电压、高泄放电流能力的超低压触发器件及制作方法。通过在SCR基区注入触发电流来降低SCR的折回电压。触发电流由正偏PN串来提供，而触发电压的高低可以通过调整正偏PN串的数量来实现。并且通过集成的多晶硅电阻来对二极管路径进行限流，防止触发区过流烧毁失去低触发特性。

超低压触发器件，包括背面金属电极，背面金属电极上设P+衬底层，P+衬底层上淀积N型外延层，N型外延层端面从一边到另一边依次高温推进形成P+隔离层、淀积形成N+多晶硅、推结形成P型基区；P+隔离层穿通至P+衬底层；N+多晶硅、P型基区两个区域中均设P+源区，然后在P+隔离层与N+多晶硅之间、N+多晶硅和P型基区区域中的P+源区侧注入N型杂质形成N+源区；N型外延层上淀积绝缘介质层，绝缘介质层上刻蚀正面金属层。

进一步的，N+多晶硅与N型外延层之间设热氧化层。

进一步的，绝缘介质层位于N型外延层与正面金属层之间。

进一步的，P+衬底层、N型外延层形成D1，P+源区、N+源区形成D2，D1与D2形成二极管串。

进一步的，P+衬底层、N型外延层、P型基区、P+隔离层与N+多晶硅之间的N+源区形成PNPN型晶闸管。

超低压触发器件的制作方法，包括如下步骤：

一、准备P+衬底层材料，淀积N型外延层材料；

二、在N型外延层表面光刻并注入硼离子，高温推进使得硼离子扩散与P+衬底层形成P+隔离层；