[发明专利]一种BCD半导体器件

权利要求书

1.一种BCD半导体器件，其特征在于：包括集成于同一芯片上的高压Split Gate MOS器件（1）、高压NLDMOS器件（2）、高压PLDMOS器件（3）、N-JFET器件（4）、低压NMOS器件（5）、低压PMOS器件（6）、NPN器件（7）、LPNP器件（8）、TVS器件（9）、Diode器件（10）和Zener器件（11），所述各器件之间均采用介质槽隔离；

所述高压Split Gate MOS器件（1）：位于包括第一N型埋层（210）、第一类型沟槽（601）、第一类型氧化层（301）以及多晶硅（401）的隔离区内；其中，第一N型埋层（210）位于P型衬底（101）上，第一类型沟槽（601）位于第一N型埋层（210）上方的第一N型漂移区（201）内部并延伸至P型衬底（101），并且第一N型埋层（210）与第一类型沟槽（601）相接形成完全隔离，第一类型氧化层（301）位于第一类型沟槽（601）内部侧壁及底部，多晶硅（401）位于第一类型沟槽（601）中间，第一N型注入区（209）位于所形成的隔离区内部，并且在第一类型沟槽（601）侧旁；所述高压Split Gate MOS器件（1）还包括：有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括位于第一N型埋层（210）上方的第一N型漂移区（201），第一P型阱区（102）位于第一N型漂移区（201）内部上方；所述高压Split Gate MOS器件（1）还包括：由位于第一P型阱区（102）内部上方的第一N+接触区（203）与第一N+接触区（203）上方的金属层（501）组成的源电极、位于第一P型阱区（102）内部上方的第一P+接触区（103）与第一P+接触区（103）上方的金属层（501）组成的体电极以及位于第一类型沟槽（601）侧旁的第一N型注入区（209）与第一N型注入区（209）上方的金属层（501）组成的漏电极，所述第一N+接触区（203）位于第二类型沟槽（602）的两侧，所述第一P+接触区（103）与第一N+接触区（203）边界相切；

所述高压NLDMOS器件（2），位于包括第一N型埋层（210）、第一类型沟槽（601）、第一类型氧化层（301）以及多晶硅（401）的隔离区内；其中，第一N型埋层（210）位于P型衬底（101）上，第一类型沟槽（601）位于第一N型埋层（210）上方的第一N型漂移区（201）内部并延伸至P型衬底（101），并且第一N型埋层（210）与第一类型沟槽（601）相接形成完全隔离，第一类型氧化层（301）位于第一类型沟槽（601）内部侧壁及底部，多晶硅（401）位于第一类型沟槽（601）中间，高压NLDMOS器件（2）还包括：有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括位于第一N型埋层（210）上方的第一N型漂移区（201），所述高压NLDMOS器件（2）还包括：位于第一N型漂移区（201）内部上方的第一P型阱区（102）、位于第一P型阱区（102）上方的第一N型阱区（202）、由位于第一P型阱区（102）内部上方的第一P+接触区（103）和第一P+接触区（103）上方金属层（501）组成的体电极、由位于第一N型阱区（202）内部上方的第二N+接触区（204）和金属层（501）组成的漏电极、由位于第一P型阱区（102）内部上方并且位于第一P+接触区（103）和第二N+接触区（204）之间的第一N+接触区（203）和第一N+接触区（203）上方金属层（501）组成的源电极、位于第一N型漂移区（201）表面的场氧化层（303）、金属层（501）、金属前介质层（304）、第一类型栅氧化层（302）、第二类型栅极多晶硅（404），其中所述第一类型栅氧化层（302）位于第一P型阱区（102）上方且在第一N+接触区（203）和场氧化层（303）之间，所述第二类型栅极多晶硅（404）位于第一类型栅氧化层（302）上方，并且一边与第一类型栅氧化层（302）对齐，另一边界延伸至场氧化层（303）中间部分；

所述高压PLDMOS器件（3），位于包括第一N型埋层（210）、第一类型沟槽（601）、第一类型氧化层（301）以及多晶硅（401）的隔离区内；其中，第一N型埋层（210）位于P型衬底（101）上，第一类型沟槽（601）位于第一N型埋层（210）上方的第一N型漂移区（201）内部并延伸至P型衬底（101），并且第一N型埋层（210）与第一类型沟槽（601）相接形成完全隔离，第一类型氧化层（301）位于第一类型沟槽（601）内部侧壁及底部，多晶硅（401）位于第一类型沟槽（601）中间，高压PLDMOS器件（3）还包括：有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括位于第一N型埋层（210）上方的第一N型漂移区（201），所述高压PLDMOS器件（3）还包括：位于第一N型漂移区（201）内部上方的第一P型阱区（102）、位于第一P型阱区（102）内部上方的第一N型阱区（202）、由位于第一P型阱区（102）内部上方的第二P+接触区（104）和第二P+接触区（104）上方金属层（501）组成的漏电极、由位于第一N型阱区（202）内部上方的第三N+接触区（205）和第三N+接触区（205）上方金属层（501）组成的体电极、由位于第一N型阱区（202）内部上方并且位于第三N+接触区（205）和第二P+接触区（104）之间的第三P+接触区（105）和第三P+接触区（105）上方金属层（501）组成的源电极、位于第一N型漂移区（201）表面的场氧化层（303）、金属层（501）、金属前介质层（304）、第一类型栅氧化层（302）、第二类型栅极多晶硅（404），其中所述第一类型栅氧化层（302）位于第一P型阱区（102）上方且在第三P+接触区（105）和场氧化层（303）之间，所述第二类型栅极多晶硅（404）位于第一类型栅氧化层（302）上方，并且一边与第一类型栅氧化层（302）对齐，另一边界延伸至场氧化层（303）中间部分；

所述N-JFET器件（4），位于包括第一N型埋层（210）、第一类型沟槽（601）、第一类型氧化层（301）以及多晶硅（401）的隔离区内；其中，第一N型埋层（210）位于P型衬底（101）上，第一类型沟槽（601）位于第一N型埋层（210）上方的第一N型漂移区（201）内部并延伸至P型衬底（101），并且第一N型埋层（210）与第一类型沟槽（601）相接形成完全隔离，第一类型氧化层（301）位于第一类型沟槽（601）内部侧壁及底部，多晶硅（401）位于第一类型沟槽（601）中间， N-JFET器件（4）还包括：位于第一N型漂移区（201）内部上方的第一P型阱区（102）、位于第一P型阱区（102）内部上方的第一N型阱区（202）、由位于第一N型阱区（202）内部上方和位于第一P型阱区（102）内部上方的第四P+接触区（106）和第四P+接触区（106）上方金属层（501）组成的栅电极、由位于第四P+接触区（106）左侧的第一N+接触区（203）和第一N+接触区（203）上方金属层（501）组成的源电极、由位于第四P+接触区（106）右侧的第二N+接触区（204）和第二N+接触区（204）上方金属层（501）组成的漏电极；

所述低压NMOS器件（5），位于包括第一N型埋层（210）、第一类型沟槽（601）、第一类型氧化层（301）以及多晶硅（401）的隔离区内；其中，第一N型埋层（210）位于P型衬底（101）上，第一类型沟槽（601）位于第一N型埋层（210）上方的第一N型漂移区（201）内部并延伸至P型衬底（101），并且第一N型埋层（210）与第一类型沟槽（601）相接形成完全隔离，第一类型氧化层（301）位于第一类型沟槽（601）内部侧壁及底部，多晶硅（401）位于第一类型沟槽（601）中间，所述低压NMOS器件（5）还包括：位于第一N型漂移区（201）内部上方的第一P型阱区（102）、由位于第一P型阱区（102）内部上方的第一N+接触区（203）和第一N+接触区（203）上方金属层（501）组成的源电极、由位于第一N+接触区（203）左侧的第一P+接触区（103）和第一P+接触区（103）上方金属层（501）组成的体电极、由位于第一N+接触区（203）右侧的第二N+接触区（204）和第二N+接触区（204）上方金属层（501）组成的漏电极、位于第一P型阱区（102）上表面的第一类型栅氧化层（302）、位于第一类型栅氧化层（302）上方的第二类型栅极多晶硅（404），并且所述第一类型栅氧化层（302）左边界与第一N+接触区（203）右边界相接，所述第一类型栅氧化层（302）右边界与第二N+接触区（204）左边界相接，所述第二类型栅极多晶硅（404）左右边界与第一类型栅氧化层（302）对齐；

所述低压PMOS器件（6），位于包括第一N型埋层（210）、第一类型沟槽（601）、第一类型氧化层（301）以及多晶硅（401）的隔离区内；其中，第一N型埋层（210）位于P型衬底（101）上，第一类型沟槽（601）位于第一N型埋层（210）上方的第一N型漂移区（201）内部并延伸至P型衬底（101），并且第一N型埋层（210）与第一类型沟槽（601）相接形成完全隔离，第一类型氧化层（301）位于第一类型沟槽（601）内部侧壁及底部，多晶硅（401）位于第一类型沟槽（601）中间，所述低压PMOS器件（6）还包括：由位于第一N型漂移区（201）内部上方的第三P+接触区（105）和第三P+接触区（105）上方金属层（501）组成的源电极、由位于第三P+接触区（105）左侧的第二P+接触区（104）和第二P+接触区（104）上方金属层（501）组成的漏电极、由位于第三P+接触区（105）右侧的第三N+接触区（205）和第三N+接触区（205）上方金属层（501）组成的体电极、位于第一N型漂移区（201）上表面的第一类型栅氧化层（302）、位于第一类型栅氧化层（302）上方的第二类型栅极多晶硅（404），并且所述第一类型栅氧化层（302）左边界与第二P+接触区（104）右边界相接，所述第一类型栅氧化层（302）右边界与第三P+接触区（105）左边界相接，所述第二类型栅极多晶硅（404）左右边界与第一类型栅氧化层（302）对齐；

所述NPN器件（7），位于包括第一N型埋层（210）、第一类型沟槽（601）、第一类型氧化层（301）以及多晶硅（401）的隔离区内；其中，第一N型埋层（210）位于P型衬底（101）上，第一类型沟槽（601）位于第一N型埋层（210）上方的第一N型漂移区（201）内部并延伸至P型衬底（101），并且第一N型埋层（210）与第一类型沟槽（601）相接形成完全隔离，第一类型氧化层（301）位于第一类型沟槽（601）内部侧壁及底部，多晶硅（401）位于第一类型沟槽（601）中间，所述NPN器件（7）还包括：位于第一N型漂移区（201）内部上方的第一P型阱区（102）、由位于第一P型阱区（102）内部上方第五N+接触区（207）和第五N+接触区（207）上方金属层（501）组成的发射极、由位于第五N+接触区（207）左侧的第五P+接触区（107）和第五P+接触区（107）上方金属层（501）组成的基极、由位于第一P型阱区（102）右侧的第一N型注入区（209）和第一N型注入区（209）上方金属层（501）组成的集电极；

所述LPNP器件（8），位于包括第一N型埋层（210）、第一类型沟槽（601）、第一类型氧化层（301）以及多晶硅（401）的隔离区内；其中，第一N型埋层（210）位于P型衬底（101）上，第一类型沟槽（601）位于第一N型埋层（210）上方的第一N型漂移区（201）内部并延伸至P型衬底（101），并且第一N型埋层（210）与第一类型沟槽（601）相接形成完全隔离，第一类型氧化层（301）位于第一类型沟槽（601）内部侧壁及底部，多晶硅（401）位于第一类型沟槽（601）中间，所述LPNP器件（8）还包括：由位于第一N型漂移区（201）内部上方的第六P+接触区（108）和第六P+接触区（108）上方金属层（501）组成的发射极、由位于第六P+接触区（108）两侧的第七P+接触区（109）和第七P+接触区（109）上方金属层（501）组成的集电极、由位于第七P+接触区（109）及第六P+接触区（108）右侧的第四N+接触区（206）和第四N+接触区（206）上方金属层（501）组成的基极；

所述TVS器件（9），位于包括第一N型埋层（210）、第一类型沟槽（601）、第一类型氧化层（301）以及多晶硅（401）的隔离区内；其中，第一N型埋层（210）位于P型衬底（101）上，第一类型沟槽（601）位于第一N型埋层（210）上方的第一N型漂移区（201）内部并延伸至P型衬底（101），并且第一N型埋层（210）与第一类型沟槽（601）相接形成完全隔离，第一类型氧化层（301）位于第一类型沟槽（601）内部侧壁及底部，多晶硅（401）位于第一类型沟槽（601）中间，所述TVS器件（9）还包括：位于第一N型漂移区（201）内部上方的第一P型阱区（102）、位于第一P型阱区（102）内部的第一P+注入区（111）、由位于第一P+注入区（111）左上方的第八P+接触区（110）和第八P+接触区（110）上方金属层（501）组成的阳极、由位于第一P+注入区（111）右上方的第六N+接触区（208）和第六N+接触区（208）上方金属层（501）组成的阴极，所述第八P+接触区（110）左边界与第一P+注入区（111）左边界对齐，所述第六N+接触区（208）右边界与第一P+注入区（111）右边界对齐；

所述Diode器件（10），位于包括第一N型埋层（210）、第一类型沟槽（601）、第一类型氧化层（301）以及多晶硅（401）的隔离区内；其中，第一N型埋层（210）位于P型衬底（101）上，第一类型沟槽（601）位于第一N型埋层（210）上方的第一N型漂移区（201）内部并延伸至P型衬底（101），并且第一N型埋层（210）与第一类型沟槽（601）相接形成完全隔离，第一类型氧化层（301）位于第一类型沟槽（601）内部侧壁及底部，多晶硅（401）位于第一类型沟槽（601）中间，所述Diode器件（10）还包括：位于第一N型漂移区（201）内部上方的第一P型阱区（102）、由位于第一P型阱区（102）内部上方的第六N+接触区（208）和第六N+接触区（208）上方金属层（501）组成的阴极、由位于第六N+接触区（208）右侧的第八P+接触区（110）和第八P+接触区（110）上方金属层（501）组成的阳极；

所述Zener器件（11），位于包括第一N型埋层（210）、第一类型沟槽（601）、第一类型氧化层（301）以及多晶硅（401）的隔离区内；其中，第一N型埋层（210）位于P型衬底（101）上，第一类型沟槽（601）位于第一N型埋层（210）上方的第一N型漂移区（201）内部并延伸至P型衬底（101），并且第一N型埋层（210）与第一类型沟槽（601）相接形成完全隔离，第一类型氧化层（301）位于第一类型沟槽（601）内部侧壁及底部，多晶硅（401）位于第一类型沟槽（601）中间，所述Zener器件（11）还包括：位于第一N型漂移区（201）内部上方的第一P型阱区（102）、位于第一P型阱区（102）内部的第一P+注入区（111）、由位于第一P+注入区（111）上方的第六N+接触区（208）和第六N+接触区（208）上方金属层（501）组成的阴极、由位于第六N+接触区（208）右侧的第八P+接触区（110）和第八P+接触区上方金属层（501）组成的阳极。